參數(shù)資料
型號(hào)： S1C33T01F0A0100
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁(yè)數(shù)： 222/581頁(yè)
文件大?。?/td> 3883K
代理商： S1C33T01F0A0100
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III PERIPHERAL BLOCK: 16-BIT PROGRAMMABLE TIMERS
B-III-4-12
EPSON
S1C33T01 FUNCTION PART
High-speed DMA
The channel 0 to 5 timer interrupt factors can also be used to start high-speed DMA (HSDMA) operation. The
HSDMA channel numbers and trigger setting bits corresponding to the channel 0 to 5 timers are described
below.
Table 4.6
HSDMA Trigger Set-up Bits
Interrupt factor
HSDMA
Ch.
Trigger set-up bits
Timer 0 comparison A
0
HSD0S[3:0] (D[3:0]) / HSDMA Ch.0/1 trigger set-up register (0x40298) = "0111"
Timer 0 comparison B
0
HSD0S[3:0] (D[3:0]) / HSDMA Ch.0/1 trigger set-up register (0x40298) = "0110"
Timer 1 comparison A
1
HSD1S[3:0] (D[7:4]) / HSDMA Ch.0/1 trigger set-up register (0x40298) = "0111"
Timer 1 comparison B
1
HSD1S[3:0] (D[7:4]) / HSDMA Ch.0/1 trigger set-up register (0x40298) = "0110"
Timer 2 comparison A
2
HSD2S[3:0] (D[3:0]) / HSDMA Ch.2/3 trigger set-up register (0x40299) = "0111"
Timer 2 comparison B
2
HSD2S[3:0] (D[3:0]) / HSDMA Ch.2/3 trigger set-up register (0x40299) = "0110"
Timer 3 comparison A
3
HSD3S[3:0] (D[7:4]) / HSDMA Ch.2/3 trigger set-up register (0x40299) = "0111"
Timer 3 comparison B
3
HSD3S[3:0] (D[7:4]) / HSDMA Ch.2/3 trigger set-up register (0x40299) = "0110"
Timer 4 comparison A
0
HSD0S[3:0] (D[3:0]) / HSDMA Ch.0/1 trigger set-up register (0x40298) = "1001"
2
HSD2S[3:0] (D[3:0]) / HSDMA Ch.2/3 trigger set-up register (0x40299) = "1001"
Timer 4 comparison B
0
HSD0S[3:0] (D[3:0]) / HSDMA Ch.0/1 trigger set-up register (0x40298) = "1000"
2
HSD2S[3:0] (D[3:0]) / HSDMA Ch.2/3 trigger set-up register (0x40299) = "1000"
Timer 5 comparison A
1
HSD1S[3:0] (D[7:4]) / HSDMA Ch.0/1 trigger set-up register (0x40298) = "1001"
3
HSD3S[3:0] (D[7:4]) / HSDMA Ch.2/3 trigger set-up register (0x40299) = "1001"
Timer 5 comparison B
1
HSD1S[3:0] (D[7:4]) / HSDMA Ch.0/1 trigger set-up register (0x40298) = "1000"
3
HSD3S[3:0] (D[7:4]) / HSDMA Ch.2/3 trigger set-up register (0x40299) = "1000"
For HSDMA to be invoked, a 16-bit timer interrupt factor should be selected using the trigger set-up bits in
advance. Transfer conditions, etc. must also be set on the HSDMA side.
If a 16-bit timer is selected as the HSDMA trigger, the HSDMA channel is invoked through generation of the
interrupt factor.
For details on HSDMA transfer, refer to "HSDMA (High-Speed DMA)".
Trap vectors
The trap vector addresses for each default interrupt factor are set as shown below:
Timer 0 comparison B:
0x0C00078
Timer 0 comparison A:
0x0C0007C
Timer 1 comparison B:
0x0C00088
Timer 1 comparison A:
0x0C0008C
Timer 2 comparison B:
0x0C00098
Timer 2 comparison A:
0x0C0009C
Timer 3 comparison B:
0x0C000A8
Timer 3 comparison A: 0x0C000AC
Timer 4 comparison B:
0x0C000B8
Timer 4 comparison A: 0x0C000BC
Timer 5 comparison B:
0x0C000C8
Timer 5 comparison A: 0x0C000CC
Timer 6 comparison B:
0x0C00178
Timer 6 comparison A:
0x0C0017C
Timer 7 comparison B:
0x0C00188
Timer 7 comparison A:
0x0C0018C
Timer 8 comparison B:
0x0C00198
Timer 8 comparison A:
0x0C0019C
Timer 9 comparison B:
0x0C001A8
Timer 9 comparison A:
0x0C001AC
The base address of the trap table can be changed using the TTBR register (0x48134 to 0x48137).
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PDF描述
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