參數(shù)資料
型號(hào)： S1C33T01F0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁(yè)數(shù)： 339/581頁(yè)
文件大小： 3883K
代理商： S1C33T01F0A0100
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
EPSON
S1C33T01 FUNCTION PART
B-III-9-18
CMS0: Ch. 0 clock mismatch (D3) / Single-master I
2C-bus Ch. 0 error status register (0x40324)
CMS1: Ch. 1 clock mismatch (D3) / Single-master I
2C-bus Ch. 1 error status register (0x40334)
Detects clock mismatch. This bit is set to "1" when the clock output by the master (this I2CSMST) is accepted by the
I2CSMST itself (the slave side is in the open state) and that clock does not match.
Read "1": Clock mismatch detected.
Read "0": No clock mismatch detected.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1"). It is also cleared when either a "000" or "111" is written
to the TRNSx[2:0] single-master I
2 C-bus control register.
At initial reset, the state of this register is undefined.
DMS0: Ch. 0 data mismatch (D2) / Single-master I
2C-bus Ch. 0 error status register (0x40324)
DMS1: Ch. 1 data mismatch (D2) / Single-master I
2C-bus Ch. 1 error status register (0x40334)
Detects data mismatch. This bit is set to "1" when the data output by the master (this I2CSMST) is accepted by the
I2CSMST itself (the slave side is in the open state) and that data does not match.
Read "1": Clock mismatch detected.
Read "0": No clock mismatch detected.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1"). It is also cleared when either a "000" or "111" is written
to the TRNSx[2:0] single-master I
2 C-bus control register.
At initial reset, the state of this register is undefined.
SPD0: Ch. 0 stop condition (D1) / Single-master I
2C-bus Ch. 0 error status register (0x40324)
SPD1: Ch. 1 stop condition (D1) / Single-master I
2C-bus Ch. 1 error status register (0x40334)
This bit is set if a stop condition is detected at any point other than the stipulated position.
Read "1": A stop condition was detected at a point other than the stipulated position.
Read "0": A stop condition was not detected at a point other than the stipulated position.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1"). It is also cleared when either a "000" or "111" is written
to the TRNSx[2:0] single-master I
2 C-bus control register.
At initial reset, the state of this register is undefined.
STD0: Ch. 0 start condition (D0) / Single-master I
2C-bus Ch. 0 error status register (0x40324)
STD1: Ch. 1 start condition (D0) / Single-master I
2C-bus Ch. 1 error status register (0x40334)
This bit is set if a start condition is detected at any point other than the stipulated position.
Read "1": A start condition was detected at a point other than the stipulated position.
Read "0": A start condition was not detected at a point other than the stipulated position.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1"). It is also cleared when either a "000" or "111" is written
to the TRNSx[2:0] single-master I
2 C-bus control register.
At initial reset, the state of this register is undefined.
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