參數(shù)資料
型號： S1C33T01F0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁數(shù)： 333/581頁
文件大小： 3883K
代理商： S1C33T01F0A0100
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
EPSON
S1C33T01 FUNCTION PART
B-III-9-14
CFP71-CFP70: P7[1:0] pin function selection (D[1:0]) / P7 pin function select register (0x4030A)
Selects the pins used for the single-master I
2 C-bus core.
Write "1": Single-master I
2 C-bus core input/output pin
Write "0": I/O port pin
Read: Valid
Selects the pins used for the single-master I
2 C-bus core by writing "1" to CFP70 through CFP71.P70 and P71 (SCL0
and SDA0) are used for channel 0, and P72 and P73 (SCL1 and SDA1) are used for channel 1. If the bit
corresponding to a pin is set to "0", that pin functions as an I/O port pin.
At cold start, CFP is set to "0" (I/O port). At hot start, CFP retains its state prior to the initial reset.
Sets the transmit data. The transmit data is transmitted MSB first in synchronization with the SCLx clock.
At initial reset, the state of this register is undefined.
I2CTD07-I2CTD00: Single-master I
2C-bus Ch. 0 transmit data
(D[7:0]) / Single-master I
2C-bus Ch. 0 transmit data register (0x40320)
I2CTD17-I2CTD10: Single-master I
2C-bus Ch. 1 transmit data
(D[7:0]) / Single-master I
2C-bus Ch. 1 transmit data register (0x40330)
Stores the receive data. The receive data is received MSB first in synchronization with the SCLx clock.
At initial reset, the state of this register is undefined.
I2CRD07-I2CRD00: Single-master I
2C-bus Ch. 0 receive data
(D[7:0]) / Single-master I
2C-bus Ch. 0 receive data register (0x40321)
I2CRD17-I2CRD10: Single-master I
2C-bus Ch. 1 receive data
(D[7:0]) / Single-master I
2C-bus Ch. 1 receive data register (0x40331)
Store the receive data. The receive data is received MSB first in synchronization with the SCLx clock.
At initial reset, the state of this register is undefined.
I2CSR0: Ch. 0 dual-wavelength reset (D5) / Single-master I
2C-bus Ch. 0 control register (0x40322)
I2CSR1: Ch. 1 dual-wavelength reset (D5) / Single-master I
2C-bus Ch. 1 control register (0x40332)
Applies a reset forcibly from software, clears the sequence, and releases the bus.
Write "1": Applies a software reset
Write "0": Releases the software reset
Read: Valid
When a software reset is applied (I2CSR = "1"), the following registers in the corresponding channel are cleared.
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PDF描述
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S1C60L05F 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, PQFP60
S1C60L05D 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53
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