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參數(shù)資料
| 型號： | S5933Q/7C |
| 廠商： | APPLIEDMICRO INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 39/327頁 |
| 文件大?。?/td> | 1976K |
| 代理商： | S5933Q/7C |
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Applied Micro Circuits Corporation
6195 Lusk Blvd., San Diego, CA 92121 (619) 450-9333
9-4
S5933
PCI CONTROLLER
DEVICE SPECIFICATION
The internal interfaces of the S5933 allow Add-On
Operation Registers to be accessed asynchronous to
BPCLK (synchronous to the rising edge of the read
or write strobe). The exception to this is the Add-On
General Control/Status Register, as described in
Section 9.1.4. For Pass-Thru operations, the Pass-
Thru Data Register accesses are synchronous to
BPCLK to support burst transfers. The FIFO port may
also be accessed synchronous to BPCLK, if config-
ured to do so (see Section 11.3.1).
9.1.2 Asynchronous Register Accesses
For many Add-On applications, Add-On logic does not
operate at the PCI bus frequency. This is especially true
for Add-Ons implementing a microprocessor, which
may be operating at a lower (or higher) frequency. Fig-
ures 9-1 and 9-2 show asynchronous Add-On Opera-
tion Register accesses. Exact AC timings are detailed in
the Electrical and AC Characteristics chapter (Chapter
13).
For asynchronous reads (Figure 9-1), data is driven on
the data bus when RD# is asserted. When RD# is not
asserted, the DQ[31:0] outputs float. A valid address
and valid byte enables must be presented before cor-
rect data is driven. RD# has both a minimum inactive
time and a minimum active time for asynchronous ac-
cesses.
For asynchronous writes (Figure 9-2), data is clocked
into the S5933 on the rising edge of the WR# input.
Address, byte enables, and data must all meet setup
and hold times relative to the rising edge or WR#.
WR# has both a minimum inactive time and a mini-
mum active time for asynchronous accesses
9.1.3 Synchronous FIFO and Pass-Thru
Data Register Accesses
To obtain the highest data transfer rates possible,
Add-On logic should operate synchronously with the
PCI clock. The buffered PCI clock (BPCLK) is pro-
vided for this purpose. A synchronous interface with
Pass-Thru mode or the FIFO allows data to be trans-
ferred at the maximum PCI bus bandwidth (132
MBytes/sec) by allowing burst accesses with the Add-
On interface. The RD# and WR# inputs become en-
ables, using BPCLK to clock data into and out of
registers. This section applies only to synchronous ac-
cesses to the FIFO (AFIFO) and Pass-Thru Data
(APTD) registers.
Figures 9-3 and 9-4 show single-cycle, synchronous
FIFO and Pass-Thru Operation Register accesses.
Exact AC timings are detailed in the Electrical and
AC Characteristics chapter (Chapter 13).
For synchronous reads (Figure 9-3), data is driven
onto the data bus when RD# (or RDFIFO#) is as-
serted. When RD# is not asserted, the DQ[31:0] out-
puts float. The address, byte enable, and RD# inputs
must meet setup and hold times relative to the rising
edge of BPCLK. Burst reads may be performed by
holding RD# low.
For synchronous writes (Figure 9-4), data is clocked
into the register on the rising edge of BPCLK. Ad-
dress, byte enables, and data must all meet setup
and hold times relative to the rising edge or BPCLK.
Burst writes may be performed by holding WR# (or
WRFIFO#) low. When holding WR# low, data is
clocked in on each BPCLK rising edge.
9.1.4 nv Memory Accesses Through the Add-On
General Control/Status Register
All Add-On Operation Registers may be accessed as
described in Sections 9.1.2 and 9.1.3 (although only the
FIFO and Pass-Thru Data registers support bursting).
To access nv memory contents through the Add-On
General Control/Status Register (AGCSTS), special
considerations must be made. Internally, all nv memory
accesses by the S5933 are synchronized to a divided-
down version of the PCI bus clock. Because of this, if
nv memory accesses are performed through the
AGCSTS register, the register access must be synchro-
nized to BPCLK. The rising edge RD# or WR# is still
used to clock data, but these inputs along with the ad-
dress and byte enables are synchronized to BPCLK.
Accesses to AGCSTS for monitoring FIFO or mailbox
status, etc., may be done asynchronous to BPCLK.
9.2
MAILBOX BUS INTERFACE
The mailbox registers are accessed asynchronously
using the method described in Section 9.1.2. The
mailbox register names may need some clarification.
For the Add-On interface, an outgoing mailbox refers
to a mailbox sending information to the PCI bus. An
incoming mailbox refers to a mailbox receiving infor-
mation from the PCI bus. An outgoing mailbox on the
Add-On interface is, internally, the same as the corre-
sponding incoming mailbox on the PCI interface and
vice-versa. Chapter 10 provides detailed information
on the S5933 mailbox functionality.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S5933QE | PCI BUS CONTROLLER, PQFP160 |
| S6A0032 | 16 X 80 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC138 |
| S6A0069 | 16 X 40 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC80 |
| S6A0078 | 34 X 120 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC183 |
| S80296SA40 | 16-BIT, 40 MHz, MICROCONTROLLER, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S5933QC | 制造商:AMC 功能描述:IC |
| S5935 | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
| S5935_07 | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
| S59355QRC | 制造商:AppliedMicro 功能描述: |
| S5935QF | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
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