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參數(shù)資料
| 型號(hào)： | S5933Q/7C |
| 廠商： | APPLIEDMICRO INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 255/327頁(yè) |
| 文件大?。?/td> | 1976K |
| 代理商： | S5933Q/7C |
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Applied Micro Circuits Corporation
6195 Lusk Blvd., San Diego, CA 92121 (619) 450-9333
3-4
S5933
PCI CONTROLLER
DEVICE SPECIFICATION
3.1
PCI BUS INTERFACE SIGNALS
Signal
Type
Description
3.1.1 Address and Data Pins — PCI Local Bus
AD[31:00]
t/s
Local Bus Address/Data lines. Address and data are multiplexed on the same pins.
Each bus operation consists of an address phase followed by one or more data
phases. Address phases are identified when the control signal, FRAME#, is asserted.
Data transfers occur during those clock cycles in which control signals IRDY# and
TRDY# are both asserted.
C/BE[3:0]#
t/s
Bus Command and Byte Enables. These are multiplexed on the same pins. During
the address phase of a bus operation, these pins identify the bus command, as
shown in the table below. During the data phase of a bus operation, these pins are
used as Byte Enables, with C/BE[0]# enabling byte 0 (least significant byte) and C/
BE[3]# enabling byte 3 (most significant byte).
C/BE[3:0]#
Description
(during address phase)
0000
Interrupt Acknowledge
0001
Special Cycle
0010
I/O READ
0011
I/O WRITE
0100
Reserved
0101
Reserved
0110
Memory Read
0111
Memory Write
1000
Reserved
1001
Reserved
1010
Configuration Read
1011
Configuration Write
1100
MEMORY READ - Multiple
1101
Dual Address Cycle
1110
Memory Read Line
1111
Memory Write and Invalidate
PAR
t/s
Parity. This signal is even parity across the entire AD[31:00] field along with the C/
BE[3:0]# field. The parity is stable in the clock following the address phase and is
sourced by the master. During the data phase for write operations, the bus master
sources this signal on the clock following IRDY# active; during the data phase for
read operations, this signal is sourced by the target and is valid on the clock following
TRDY# active. The PAR signal therefore has the same timing as AD[31:00}, delayed
by one clock.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S5933QE | PCI BUS CONTROLLER, PQFP160 |
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