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參數(shù)資料
| 型號(hào)： | S5933Q/7C |
| 廠商： | APPLIEDMICRO INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 161/327頁(yè) |
| 文件大?。?/td> | 1976K |
| 代理商： | S5933Q/7C |
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Applied Micro Circuits Corporation
6195 Lusk Blvd., San Diego, CA 92121 (619) 450-9333
15-16
BUS MASTERING WITH THE S5933 PCI MATCHMAKER
Figure 3. Maximum Latency Register Definition
76543210
XXXXXXXX
Bit
Value
Value x 250 ns (Read Only)
00 = No Requirement
4.3.3
Maximum Latency Register
This register defines how often the device typically
needs PCI bus access (in units of 250 ns). This
read-only register is for information only. It may be
used by the system, in conjunction with the Minimum
Grant register, to define a PCI bus arbitration
scheme (if the bus arbiter is programmable).
A value of zero (default for the S5933) indicates there
is no strict requirement for access to the PCI bus. The
Maximum Latency Register is shown in Figure 3.
4.4
Sample PCI Performance Calculation
The maximum theoretical bandwidth for the PCI bus
at 33 MHz is 132 Mbytes per second. The actual
bandwidth is less. Achievable bandwidth depends of
factors such as bus utilization by other masters, the
bus arbitration scheme, and burst length limitations
of both the PCI initiator and target. The following
examples show bandwidth calculations for two situa-
tions: a DMA transfer from the S5933 to main DRAM
memory, and a DMA transfer to another S5933 add-
in board. These performance calculations are based
on the current PCI systems. As chipsets, memory
controllers and other PCI devices evolve, perfor-
mance will increase, accordingly.
4.4.1
S5933 Burst to Main DRAM Memory
Table 1 shows a situation where an add-on device
can write data to the S5933 FIFO at a rate of one
double-word (32-bits) every 60 ns. The target for the
DMA transfer is main DRAM memory. The PCI
memory controller allows 4 data phase write bursts.
The fifth data phase receives a target requested re-
try. The PCI Specification requires that a PCI initiator
deassert REQ# for two clocks. For this example, a 4
clock latency period is used from the reassertion of
REQ# by the S5933 to the reassertion of GNT# by
the PCI bus arbiter.
The sequence shown assumes the following initial
conditions:
Master Write Address Register (MWAR) =
100000h
Master Write Transfer Count Register
(MWTC) is disabled
Bus mastering for the S5933 is already enabled
The Add-on to PCI FIFO is full (8 dwords)
The PCI bus arbiter has just asserted GNT#
to the S5933
Time
PCI Bus Activity
Add-on Bus Activity
FIFO Status
REQ#
GNT#
30 ns
60 ns
90 ns
120 ns
150 ns
180 ns
210 ns
240 ns
270 ns
300 ns
330 ns
360 ns
390 ns
420 ns
450 ns
Address = 100000h
Data Transfer 1
Data Transter 2
Data Transfer 3
Data Transfer 4
Target Disconnect
Idle (or other master)
Address = 100010h
Data Transfer 5
Idle
Wait State
Write FIFO
Wait State
Write FIFO
Wait State
Write FIFO
Wait State
Write FIFO
Idle
Wait State
8 dwords
7 dwords
6 dwords
7 dwords
8 dwords
7 dwords
0
1
0
1
0
Table 1. Sample S5933 Burst to Main Memory
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S5933QE | PCI BUS CONTROLLER, PQFP160 |
| S6A0032 | 16 X 80 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC138 |
| S6A0069 | 16 X 40 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC80 |
| S6A0078 | 34 X 120 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC183 |
| S80296SA40 | 16-BIT, 40 MHz, MICROCONTROLLER, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S5933QC | 制造商:AMC 功能描述:IC |
| S5935 | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
| S5935_07 | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
| S59355QRC | 制造商:AppliedMicro 功能描述: |
| S5935QF | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PCI Product |
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