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參數(shù)資料
| 型號： | MT9072 |
| 廠商： | Mitel Networks Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 76/269頁 |
| 文件大?。?/td> | 778K |
| 代理商： | MT9072 |
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MT9072
Advance Information
76
In E1 IMA mode the backplane operates at 2.048Mbit/s in a manner similar to the ST-BUS, the timing diagrams
are shown in Figures 51 and 52. The receive slip buffer is bypassed in this mode.
Note that in IMA mode the ST-BUS selection in register 900 is ignored.
If IMA mode is selected the following functions are not supported:
8.192 Mbits backplane mode
Robbed bit signaling and CAS
Digital milliwat patterns
One, two second timers and latching of counters at 1 sec timer
GCI mode
Data link insertion extraction of FDL (the HDLC can be assigned to the FDL IMA mode)
9.1.4
Dedicated multiframe boundary pins are included which provide the user the option of setting the multiframe
boundaries and identifying the multiframe boundaries with an external device. Refer to the RxMF and TxMF pin
descriptions.
Signaling Multiframe Boundary (RxMF, TxMF Pins)
9.1.5
Control Pins
9.1.5.1 Reset Operation (RESET Pin, RST Bit and RSTC Bit)
The MT9072 can be reset using the hardware RESET pin or the software reset bits: RST (register address
YF1) and RSTC (address 900). The RST bit resets a particular framer and the RSTC bit is a global software
reset bit.
On initial power up, a hard reset must be done using the RESET pin. A valid reset condition requires both of
these inputs to be held low for a minimum of 100ns. These inputs should be set to zero during initial power up,
then set to one.
After initial power up, the MT9072 can be reset using the hardware RESET pin or the software reset bit RSTC
(register address 900). When the device emerges from its reset state, it will begin to function in T1 mode and
the control registers will be initialized as described in Table 36. Clearing the T1 F0 bit in register 900 to place
the MT9072 in E1 mode will cause another internal reset and the control registers will be initialized to their E1
defaults as described in Table 37. In addition, individual framers may be reset with the software reset bit RST.
Using the RST will reset the individual framer to its default E1 or T1 setting. RST will not affect the common
control register (9xx). All reset operations take 1 full frame (125 us) to complete. Refer to the RESET pin
description, RSTC and RST bit descriptions for additional details.
Register
Address
Register
Description
Y00
Framing Mode Select
Setting the IMA bit will cause the framer to enter IMA mode.
Y06
HDLC & Datalink Control
E1.5CK bit must be set to provide a 1.544 MHz clock on
RXDLC.
Table 35 - Registers Related to IMA Mode
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PDF描述 |
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參數(shù)描述 |
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| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90732AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
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