- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9072 (Mitel Networks Corporation) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號(hào)： | MT9072 |
| 廠商： | Mitel Networks Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 133/269頁(yè) |
| 文件大小： | 778K |
| 代理商： | MT9072 |
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Advance Information
MT9072
133
16.1.5 Interrupt Status Registers (Y30 - Y3F) Bit Functions
Interrupt status register bit functions are shown in Table 104 to 107.
.
Bit
Name
Functional Description
15-9
#
not used.
8
GAI
Go Ahead Interrupt.
Indicates a go-ahead pattern (01111111) was detected by the
HDLC receiver. This bit is reset after a read of Y33 or Y23.
7
EOPDI
End of Packet Data Interrupt.
This bit is set when an end of packet (EOP) byte was
written into the RX FIFO by the HDLC receiver. This can be in the form of a flag, an abort
sequence or as an invalid packet. This bit is reset after a read of Y33 or Y23.
6
TEOPI
Transmit End of Packet Interrupt.
This bit is set when the transmitter has finished
sending the closing flag of a packet or after a packet has been aborted. This bit is reset
after a read of Y33 or Y23.
5
EOPRI
End of Packet Receive Fifo Interrupt.
This bit is set when the byte about to be read
from the RX FIFO is the last byte of the packet. It is also set if the Rx FIFO is read and
there is no data in it.This bit is reset after a read of Y33 or Y23.
4
TXFLI
Transmit FIFO Low Interrupt.
This bit is set when the Tx FIFO is emptied below the 16
byte low threshold level.This bit is reset after a read of Y33 or Y23.
3
FAI
Frame Abort: Transmit Interrupt.
This bit (FA) is set when a frame abort is received
during packet reception. It must be received after a minimum number of bits have been
received (26) otherwise it is ignored. This bit is reset after a read of Y33 or Y23.
2
TXUNDERI
Transmit Elastic Buffer Empty Interrupt.
If high it Indicates that a read by the
transmitter was attempted on an empty Tx FIFO. This bit is reset after a read of Y33 or
Y23.
1
RXFFI
Receive FIFO is filled above Threshold Interrupt.
This bit is set when the Rx FIFO
is filled above the 16 byte full threshold level. This bit is reset after a read of Y33 or
Y23.
0
RXOVFLI
Receive Fifo Overflow Interrupt
This bit Indicates that the 32 byte RX FIFO
overflowed (i/.e. an attempt to write to a 32 byte full RX FIFO). The HDLC will always
disable the receiver once the receive overflow has been detected. The receiver will be
re-enabled upon detection of the next flag, but will overflow again unless the RX FIFO
is read. This bit is reset after a read of Y33 or Y23.
Table 104 - HDLC Interrupt Status Register(Y33) (T1)
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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