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參數(shù)資料
| 型號： | MT9072 |
| 廠商： | Mitel Networks Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 128/269頁 |
| 文件大小： | 778K |
| 代理商： | MT9072 |
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MT9072
Advance Information
128
16.1.4
Tables 95 and 103 describe the bit functions of each of the Latched Status Registers in the MT9072 for T1.
Each register is repeated for each of the 8 framers. Framer 0 is addressed with Y=0, Framer 1 with Y=1,
Framer 2 with Y=2 ... and Framer 7 with Y=7 (where Y represents the 4 most significant address bits (MSB)
A
11
,A
10
A
9
A
8
). All latched status registers will be reset in the inactive state upon reset.
Latched Status Registers (Y20 - Y2F) Bit Functions
Bit
Name
Functional Description
15-9
#
not used.
8
GAL
Go Ahead received Latch
. Indicates a go-ahead pattern (01111111) was detected by the
HDLC receiver. This bit is cleared after a read of Y23 or Y33.
7
EOPDL
End of Packet Data Latch.
This bit is set when an end of packet (EOP) byte was written
into the RX FIFO by the HDLC receiver. This can be in the form of a flag, an abort
sequence or as an invalid packet. This bit is cleared after a read of Y23 or Y33.
6
TEOPL
Transmit End of Packet Latch.
This bit is set when the transmitter has finished sending
the closing flag of a packet or after a packet has been aborted. This bit is cleared after a
read of Y23 or Y33.
5
EOPRL
End of Packet received latch.
This bit is set when the byte about to be read from the RX
FIFO is the last byte of the packet. It is also set if the Rx FIFO is read and there is no data
in it. This bit is cleared after a read of Y23 or Y33.
4
TXFLL
Transmit Fifo Low Latch.
This bit is set when the Tx FIFO is emptied below the 16 byte
low threshold level. This bit is cleared after a read of Y23 or Y33.
3
FAL
Framer Abort Latch.
This bit (FA) is set when a frame abort is received during packet
reception. It must be received after a minimum number of bits have been received (26)
otherwise it is ignored.This bit is cleared after a read of Y23 or Y33.
2
TxunderL
Txunder Latch.
This bit is set for a TX FIFO underrun indication. If high it indicates that a
read by the transmitter was attempted on an empty Tx FIFO. This bit is cleared after a read
of Y23 or Y33.
1
RxffL
Receive Fifo Full Latch.
This bit is set when the Rx FIFO is filled above the 16 byte full
threshold level. This bit is reset after a read.This bit is cleared after a read of Y23 or Y33.
0
RXOvfl
Receive Overflow Latch.
Indicates that the 32 byte RX FIFO overflowed (i.e. an
attempt to write to a 32byte full RX FIFO). The HDLC will always disable the receiver
once the receive overflow has been detected. The receiver will be re-enabled upon
detection of the next flag, but will overflow again unless the RX FIFO is read. This bit is
reset after a read.This bit is cleared after a read of Y23 or Y33.
Table 95 - HDLC Status Latch(Y23) (T1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
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