參數(shù)資料
型號(hào)： MT9072
廠商： Mitel Networks Corporation
元件分類(lèi)： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁(yè)數(shù)： 201/269頁(yè)
文件大?。?/td> 778K
代理商： MT9072
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Advance Information
MT9072
201
16.2.7
Interrupt Vector Mask and Interrupt Mask Registers (Y4X) Bit Functions
Tables 124 and 125 describe the bit functions of the Interrupt Vector Masks, while tables 185 to 188 describe
the bit functions of each of the Interrupt Mask Registers in the MT9072. Each interrupt mask register is
repeated for each of the 8 framers (not the Interrupt Vector Masks). Framer 0 is addressed with Y=0, Framer 1
with Y=1, Framer 2 with Y=2 and so on up to Framer 7 with Y=7 (where Y represents the 4 most significant
address bits (MSB) A11-A8). In addition, a simultaneous write to all 8 framers is possible by setting the MSB
address to Y=8 (1000). However, since the Interrupt Vector Masks are common to all eight framers, only
addresses 902 and 903 may be used to read from or write to these registers.
A (0), (1) or (#) in the “Name” column of these tables indicates the state of the data bits after a reset (RESET,
RSTC or RST). The (#) indicates that a (0) or (1) is possible.
Bit
Name
Functional Description
15-9
#
not used.
8
GAIM
(0)
GAIM When unmasked an interrupt is generated when go-ahead pattern (01111111)
was detected by the HDLC receiver.
7
EOPDIM
(0)
End of Packet Data Interrupt Mask.
When unmasked an interrupt is initiated when an
end of packet (EOP) byte was written into the RX FIFO by the HDLC receiver.
6
TEOPIM
(0)
Transmit End of Packet Interrupt Mask.
When unmasked an interrupt is initiated
when the byte about to be read from the RX FIFO is the last byte of the packet. An
interrupt is also initiated if the Rx FIFO is read and there is no data in it.
5
EOPRIM
(0)
End of Packet Received Interrupt Mask.
When unmasked an interrupt is initiated
when the byte about to be read from the RX FIFO is the last byte of the packet. An
interrupt is also initiated if the Rx FIFO is read and there is no data in it.
4
TXFLIM
(0)
Transmit Fifo Low Interrupt Mask.
When unmasked an interrupt is initiated when the
Tx FIFO is emptied below the selected low threshold level.
3
FAIM
(0)
Transmit Elastic Buffer full interrupt Mask.
When unmasked an interrupt is initiated
whenever the transmit elastic buffer is full.If 1 - masked, 0 - unmasked.
2
TXUNDERIM
(0)
Transmit Fifo Underrun Interrupt Mask.
interrupt is initiated for TX FIFO underrun
indication.
1
RXFFIM
(0)
Receive Fifo full Threshold interrupt Mask.
When unmasked an interrupt is initiated
whenever the Rx FIFO is filled above the selected full threshold level.
0
RXOVFLIM
(0)
Receive Fifo Overflow Interrupt Mask.
When unmasked an interrupt is initiated
whenever the 16 byte RX FIFO overflowed (i.e. an attempt to write to a 16 byte full RX
FIFO).
Table 185 - HDLC Interrupt Mask Register (Address Y43) (E1)
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PDF描述
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參數(shù)描述
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MT9072AV2 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays
MT90732 制造商:MITEL 制造商全稱(chēng):Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
MT90732AP 制造商:MITEL 制造商全稱(chēng):Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
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