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參數(shù)資料
| 型號： | MT9072 |
| 廠商： | Mitel Networks Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 70/269頁 |
| 文件大?。?/td> | 778K |
| 代理商： | MT9072 |
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MT9072
Advance Information
70
8.0
HDLC
The MT9072 has 1 embedded HDLC controller for each of the framers. Each controller may be attached to any
timeslot. The HDLC can be connected to the FDL bits (T1 ESF Mode) for provision of a 4 Kbit/s Data Link.
The features of the HDLC are:
Independent transmit and receive FIFO;
Receive FIFO maskable interrupts for nearly full and overflow conditions;
Transmit FIFO maskable interrupts for nearly empty and underflow conditions;
Maskable interrupts for transmit end-of-packet and receive end-of-packet;
Maskable interrupts for receive bad-frame (includes frame abort);
Transmit end-of-packet and frame-abort functions.
The relevant registers associated with HDLC are listed in Table 32.
8.1
The HDLC handles the bit oriented protocol structure as per layer 2 of the switching protocol X.25 defined by
CCITT. It transmits and receives the packetized data serially while providing data transparency by zero
insertion and deletion. It generates and detects the flags, various link channel states and abort sequences.
Further, it provides a cyclic redundancy check on the data packets using the CCITT defined polynomial. In
addition, it can recognize a single byte, dual byte and all call address in the received frame. Access to Rx CRC
and inhibiting of Tx CRC for terminal adaptation is also provided. The HDLC controller has two 32 byte deep
FIFO’s associated with it; one for Transmit and one for Receive.
HDLC Description
Register
Address
Register
Description
Y06
HDLC and DataLink Control
The bits of this register determine whether the HDLC is connected
to the Data Link or payload.
YF2
HDLC Control
General configuration for the HDLC.
YF3
HDLC Test Control
Control bits for testing the HDLC such as loopbacks.
YF4
Address Recognition
Address recognition register for storing data in the Receive FIFO of
a packet that matches the received address.
YF5
Transmit FIFO
This register is used for writing data to the HDLC Transmit FIFO.
The data from the FIFO can be subsequently sent to Data Link or a
selected channel.
YF6
Transmit Byte Counter
This counter determines the size of the HDLC packet to be sent
when the cycle bit is set(YF2).
Y1D
HDLC Status
This register provides status on the FIFO’s.
Y1E
Receive CRC
This register provides the received FCS of a packet.
Y1F
Receive FIFO
This register has to be read to obtain the receive FIFO data.
Y23
HDLC Latch Status
These register bits are the latched version of the HDLC status.
Y33
HDLC Interrupt Status
This register provides the interrupt status of events such as
underflow, go ahead packet etc.
Y43
HDLC Interrupt Mask
These register bits can be used to mask HDLC events to cause
interrupts.
Table 32 - HDLC Related Registers
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MT90823 | 3V Large Digital Switch(3V 大數(shù)字開關(guān)) |
| MT90826 | Quad Digital Switch(四數(shù)字開關(guān)) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT9072AB | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer |
| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90732AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
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