- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄384760 > MT9072 (Mitel Networks Corporation) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號： | MT9072 |
| 廠商： | Mitel Networks Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 124/269頁 |
| 文件大?。?/td> | 778K |
| 代理商： | MT9072 |
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MT9072
Advance Information
124
Bit
Name
Functional Description
15-14
#
not used.
13-11
PI2-0
Phase Indicator Bits (PI2 to PI0).
These bits make up 3 least significant bits of a 12 bit
word which indicate the delay through the receive slip buffer. The delay through the slip
buffer in 2.048 Mhz bit cells is ( 512 - Phase Indicator bits). The delay to DSTo from the
write into the slip buffer is ( 512 - Phase Indicator bits) + 16 bits. These bits are updated
when the slip buffer write address is 0. These 3 bits will reflect the 1/2,1/4 and 1/8
fractions of the Phase Indicator Bits.
10
RSLPD
Receive Slip Direction.
If one, indicates that the last received frame slip resulted in a
repeated frame, i.e., the system clock (C4b) is faster than network clock (EXCLi). If zero,
indicates that the last received frame slip resulted in a lost frame, i.e., system clock slower
than network clock. Updated on an RSLIP occurrence basis.
9
RxSLIP
Receive Slip.
A change of state (i.e. 1-to-0 one 0-to-1) indicates that a receive controlled
frame slip has occured.
8
RxFRM
Receive Frame.
The most significant bit of the phase status word. If one, the delay
through the receive elastic buffer is greater than one frame in length; if zero, the delay
through the receive elastic buffer is less than one frame in length.
7-3
RxTS4 - 0
Receive Timeslot.
A five bit counter that indicates the number of timeslots between the
receive elastic buffer internal write frame boundary and the ST-BUS read frame boundary.
The count is updated every 250 uS.
2-0
RxBC2 - 0
Receive Bit Count.
A three bit counter that indicates the number of ST-BUS bit times
there are between the receive elastic buffer internal write frame boundary and the ST-BUS
read frame boundary. The count is updated every 250 uS.
Table 82 - Receive Slip Buffer Status Word(Y13) (T1)
Bit
Name
Functional Description
15-11
#
not used.
10
TSLIP
Transmit Slip.
A change of state (i.e., 1-to-0 or 0-to-1) indicates that a transmit controlled
frame slip has occurred in the transmitter.
9
TSLPD
Transmit Slip Direction.
If one, indicates that the last transmit frame slip resulted in a
repeated frame, i.e., the internally generated 1.544 MHz. transmit clock is faster than the
system clock (C4b). If zero, indicates that the last transmit frame slip resulted in a lost
frame, i.e., the internally generated 1.544 MHz. transmit clock is slower than network
clock. Updated on an TSLIP occurrence.
8
TxSBMSB
Transmit Slip Buffer MSB.
The most significant bit of the Transmit Slip Buffer Delay
Word. If one, the delay through the transmit elastic buffer is greater than one frame in
length; if zero, the delay through the transmit elastic buffer is less than one frame in
length. This bit is reset whenever Transmit Set Delay Bits (register address YF7) - are
written to.
7-3
TxTS4 - 0
Transmit timeslot.
A five bit counter that indicates the number of ST-BUS timeslots
between the transmit elastic buffer ST-BUS write frame boundary and the internal
transmit read frame boundary. The count is updated every 250 uS.
2-0
TxBC2 - 0
Transmit Bit Count.
A three bit counter that indicates the number of ST-BUS bit times
there are between the transmit elastic buffer ST-BUS write frame boundary and the
internal read frame boundary. The count is updated every 250 uS.
Table 83 - Transmit Slip Buffer Status Word(Y14) (T1)
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