參數(shù)資料
型號(hào)： MT9072
廠商： Mitel Networks Corporation
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁(yè)數(shù)： 14/269頁(yè)
文件大?。?/td> 778K
代理商： MT9072
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MT9072
Advance Information
14
9
29
49
69
89
109
128
149
E3
K1
P3
R5
R11
N13
J15
D13
RxDL[0]
RxDL[1]
RxDL[2]
RxDL[3]
RxDL[4]
RxDL[5]
RxDL[6]
RxDL[7]
O
Receive Data Link.
The entire received data stream including framing
bits, after B8ZS/HDB3 decoding, is clocked out of the RxDL pin by the
clock at the EXCLi pin. RxDL data does not pass through the receive
slip buffer. The embedded data link is flagged by RxDLC. Pins
RxDL[0-7] are used for Framers[0-7] respectively.
In T1 mode this is a 1.544Mbit/s data stream clocked out with the
rising edge of the clock at the EXCLi pin.
In E1 mode this is a 2.048 Mbit/s data stream clocked out with the
falling edge of the clock at the EXCLi pin.
10
30
50
70
90
110
129
150
E4
K2
P4
R7
R12
N14
J16
D14
RxDLC[0]
RxDLC[1]
RxDLC[2]
RxDLC[3]
RxDLC[4]
RxDLC[5]
RxDLC[6]
RxDLC[7]
O
Receive Data Link Clock.
This pin outputs a clock that can be used to
clock selected bits from the RxDL data stream into an external device.
The RxDLC pin can also be configured as an enable signal. Pins
RxDLC[0-7] are used for Framers[0-7] respectively.
In T1 mode the FDL (Facility Data Link) bits embedded in the RxDL
data stream can be clocked into an external device with the rising
edge of this 4kHz clock. The rising edge of the clock is centered on the
S-bit position and it is coincident with the falling edge of the clock
provided to the EXCLi pin. The RxDLC pin can be configured as a
clock or an enable signal with the DLCK bit (Address Y06). See Figure
42.
In T1 IMA (Inverse Mux for ATM) mode the RxDLC pin outputs the
same 1.544MHz clock that is input to the EXCLi pin. In IMA mode the
DSTo data stream will be synchronous with this 1.544MHz clock. IMA
mode is selected by setting the IMA bit (Address Y00) to 1. See Figure
32.
In E1 mode the selected data link national bits (timeslot 0, bits 4-8 of
the NFAS (Non-Frame Alignment Signal) frames) can be clocked into
an external device with the rising edge of this clock. The Receive Data
Link clock is a gapped 4, 8, 12, 16 or 20 kHz, clock as programmed by
the Datalink Control Register (Address Y08), derived by gating the
2.048MHz clock provided to the EXCLi pin. The RxDLC pin can be
configured as a clock or an enable signal with the DLCK bit (Address
Y08). See Figure 62.
In E1 IMA (Inverse Mux for ATM) mode the RxDLC pin provides an
ST-BUS type 4.096MHz clock derived by doubling the 2.048MHz clock
provided to the EXCLi pin. In IMA mode the DSTo data stream will be
synchronous with this 4.096MHz clock. IMA mode is selected by
setting the IMA bit (Address Y00) to 1. See Figure 51.
Pin Description (continued)
Pin #
Name
Type
Description (see Notes 1 to 7)
LQFP
LBGA
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PDF描述
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參數(shù)描述
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MT9072AV 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays
MT9072AV2 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays
MT90732 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
MT90732AP 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F)
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