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參數(shù)資料
| 型號： | MT9072 |
| 廠商： | Mitel Networks Corporation |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 35/269頁 |
| 文件大?。?/td> | 778K |
| 代理商： | MT9072 |
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Advance Information
MT9072
xxxv
Table 178 -Bipolar Violation (BPV) Error Count Latch (R/W Address Y29) (E1)................................................. 194
Table 179 -CRC-4 Error Count Latch (R/W Address Y2A) (E1).......................................................................... 195
Table 180 -Frame Alignment Signal (FAS) Error Count Latch (R/W Address Y2B) (E1).................................... 195
Table 182 -Sync, CRC-4 Remote, Alarms, MAS and Phase Interrupt Status Register (Address Y34) (E1)....... 197
Table 183 -Counter Indication and Counter Overflow Interrupt Status Register (Address Y35) (E1) ................. 198
Table 184 -CAS, National, CRC-4 Local and Timer Interrupt Status Register (Address Y36) (E1) .................... 200
Table 185 -HDLC Interrupt Mask Register (Address Y43) (E1) .......................................................................... 201
Table 186 -Sync Interrupt Mask Register (Address Y44) (E1) ............................................................................ 202
Table 187 -Counter (Counter Indication and Counter Overflow) Interrupt Mask Register (Address Y45) (E1)... 203
Table 188 -National (CAS, National, CRC-4 Local and Timers) Interrupt Mask Register (Address Y46) (E1) ... 205
Table 189 -Channel n, Transmit CAS Data Register (Address Y51-Y6F) (E1)................................................... 207
Table 190 -Channel n, Receive CAS Data Register (Address Y71-Y8F)............................................................ 208
Table 191 -Timeslot (TS) n (n = 0 to 31) Control Register (Address Y90 (TS0) to YAF(TS31)) (E1).................. 209
Table 192 -Transmit National Bits (Sa4 - Sa8) TNn (n = 0 to 4) Data Register
(R/W Address YB0 to YB4) (E1)......................................................................................................................... 210
Table 193 -Receive National Bits (Sa4 - Sa8) RNn
(n = 0 to 4) Data Register (R/W Address YC0 to YC4) (E1)............................................................................... 211
Table 194 -HDLC Control1(YF2) (E1) ................................................................................................................. 212
Table 195 -HDLC Test Control(YF3) (E1) ........................................................................................................... 213
Table 196 -TX Fifo Write Register(YF5) (E1) ...................................................................................................... 213
Table 197 -TX Byte Count Register(YF6) (E1).................................................................................................... 214
Table 198 -Global Control0 Register (R/W Address 900) (E1)............................................................................ 215
Table 199 -Global Control1 Register (R/W Address 901) (E1)............................................................................ 215
Table 200 -Interrupt Vector 1 Mask Register (R/W Address 902) (E1) ............................................................... 216
Table 201 -Interrupt Vector 2 Mask Register (R/W Address 903) (E1) ............................................................... 217
Table 202 -Framer Loopback Global Register(904) (E1) .................................................................................... 219
Table 203 -Framer 0 ST-Bus Interrupt Vector Mask(905) (E1) ........................................................................... 219
Table 204 -Interrupt Vector 1 Status Register (R/W Address 910) (E1).............................................................. 220
Table 205 -Interrupt Vector 2 Status Register (Address 911) (E1)...................................................................... 221
Table 206 -Identification Revision Code Data Register (R Address 912) (E1).................................................... 222
Table 207 - ST-Bus Analyszer Vector Status Register (Address 913) (E1) ....................................................... 222
Table 208 -ST-BUS Analyser Data (Address 920-93F) (E1)............................................................................... 222
Table of Contents (continued)
相關PDF資料 |
PDF描述 |
|---|---|
| MT90820 | Large Digital Switch(大數(shù)字開關) |
| MT90823 | 3V Large Digital Switch(3V 大數(shù)字開關) |
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| MT90840 | Distributed Hyperchannel Switch(分布式超級通道開關) |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT9072AB | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Octal T1/E1/J1 Framer |
| MT9072AV | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 256BGA - Trays |
| MT9072AV2 | 制造商:Microsemi Corporation 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays 制造商:Zarlink Semiconductor Inc 功能描述:FRAMER E1/J1/T1 3.3V 220BGA - Trays |
| MT90732 | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
| MT90732AP | 制造商:MITEL 制造商全稱:Mitel Networks Corporation 功能描述:CMOS E2/E3 Framer (E2/E3F) |
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