- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄384760 > MT9072 (Mitel Networks Corporation) Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 PDF資料下載
參數(shù)資料
| 型號(hào)： | MT9072 |
| 廠商： | Mitel Networks Corporation |
| 元件分類(lèi)： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 56/269頁(yè) |
| 文件大?。?/td> | 778K |
| 代理商： | MT9072 |
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MT9072
Advance Information
56
the Transmit Slip Buffer MSB bit TxSBMSB (register address Y14). After a write, the delay through the slip
buffer is less than 1 frame in duration. Each write operation will result in a disturbance of the transmit PCM24
frame boundary, causing the far end to go out of sync.
The transmit elastic buffer is capable of performing controlled slips in a manner similar to the receive elastic
buffer. Slips on the transmit side are independent of slips on the receive side. The two status bits. TSLIP and
TSLPD (register address Y14), give indication of a slip occurrence and direction. TSLP changes state in the
event of a slip. If TSLPD=0, the slip buffer has overflowed and a frame was lost; if TSLPD=1, an underflow
condition occurred and a frame was repeated. A maskable interrupt status bit TXSLIPI (register address Y36)
is also provided. Under normal operation no slips should occur in the transmit path. Slips will only occur if the
input CKi clock has excess wander relative to the input TXCL clock, or if the TX Set Delay Bits (register
address YF7) register is initialized too close to the slip pointers after system initialization.
6.0
Data Link
6.1
T1 Data Link
The ESF protocol allows for carrier messages to be embedded in the S-bit position. The MT9072 provides 3
separate means of controlling the Data Link.
Transmit and receive Data Link pins TxDL, TxDLC, RxDL and RxDLC.
Bit - Oriented Messages may be transmit and received via dedicated transmit and receive
registers(Y07,Y08,Y12). This is only applicable in the ESF mode.
The ESF Data Link (DL) can be connected to an internal HDLC, operating at a bit rate of 4 kbits/sec.
The HDLC can be activated by setting the control bit 1(HDLCEn) of the HDLC & Data Link Control Word
(Y06).
In the D4 mode the Fs bits can be inserted/extracted from the Data Link pins by setting the EDLEN bit in Y06.
The registers related to the Data Link are shown in Table 16.
Register
Address
Register
Description
Y06
HDLC and Data Link Control
Register
This register determines the source of the Data Link which can be
the HDLC, Bit Oriented messages or the external Data Link. This
register also controls the type of clocks provided to the external
Data Link interface.
Y07
Transmit bit Oriented Message This register holds the message that will be sent in ESF FDL if the
BOMEN bit in Y06 is set.
Y08
Receive bit Oriented Message
Match
This register is the match register for received bit oriented message
Y12
Receive bit Oriented Message
This register holds the value of the receive bit oriented message
Y25
Receive Line Status and Timer
Latch
This register contains bit oriented message and bit oriented
message match latch bits.
Y35
Receive Line and Timer
Interrupt Status
This register contains bit oriented message and bit oriented
message match interrupt status bits.
Y45
Receive Line and Timer
Interrupt Mask
These are the mask bits for Y35.
Table 16 - Registers Related to the Data Link and Bit Oriented Messages (T1)
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