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參數(shù)資料
| 型號(hào)： | XRT86SH328IB |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA568 |
| 封裝： | 31 X 31 MM, PLASTIC, BGA-568 |
| 文件頁數(shù)： | 94/339頁 |
| 文件大小： | 1996K |
| 代理商： | XRT86SH328IB |
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XRT86SH328
PRELIMINARY
84
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
REV. P1.0.6
interrupt is enabled, then the XRT86SH328 will generate an interrupt in response to either of the following conditions
When the Receive STS-1/STS-3 TOH Processor block declares the LOF defect condition
When the Receive STS-1/STS-3 TOH Processor block clears the LOF defect condition.
`
0 - Disables the Change of LOF Defect Condition Interrupt.
`
1 - Enables the Change of LOF Defect Condition Interrupt.
BIT 1 - Change of SEF Defect Condition Interrupt Enable
This READ/WRITE bit-field is used to either enable or disable the Change of SEF Defect Condition Interrupt. If this
interrupt is enabled, then the XRT86SH328 will generate an interrupt in response to either of the following conditions.
When the Receive STS-1/STS-3 TOH Processor block declares the SEF defect condition.
When the Receive STS-1/STS-3 TOH Processor block clears the SEF defect condition.
`
0 - Disables the Change of SEF Defect Condition Interrupt.
`
1 - Enables the Change of SEF Defect Condition Interrupt.
BIT 0 - Change of Loss of Signal (LOS) Defect Condition Interrupt Enable
This READ/WRITE bit-field is used to either enable or disable the Change of LOF Defect Condition interrupt. If this
interrupt is enabled, then the XRT86SH328 will generate an interrupt in response to either of the following conditions.
When the Receive STS-1/STS-3 TOH Processor block declares the LOF defect condition.
When the Receive STS-1/STS-3 TOH Processor block clears the LOF defect condition.
`
0 - Disables the Change of LOF Defect Condition Interrupt.
`
1 - Enables the Change of LOF Defect Condition Interrupt.
BIT [7:0] - B1 Byte Error Count - MSB
This RESET-upon-READ register, along with Receive STS-1/STS-3 Transport - B1 Byte Error Count Register - Bytes
2 through 0, function as a 32 bit counter, which is incremented anytime the Receive STS-1/STS-3 TOH Processor block
detects a B1 byte errorwithin the incoming STS-1/STS-3 data-stream.
N
OTES
:
1.
If the Receive STS-1/STS-3 TOH Processor Block is configured to count B1 byte errors on a per-bit
basis, then it will increment this 32 bit counter by the number of bits, within the B1 byte (of each incoming
STS-1/STS-3 frame) that are in error
2.
If the Receive STS-1/STS-3 TOH Processor block is configured to count B1 byte errors on a per-frame
basis, then it will increment this 32 bit counter each time that it receives an STS-1/STS-3 frame that contains
an erred B1 byte.
T
ABLE
82: R
ECEIVE
STS-1/STS-3 T
RANSPORT
- B1 B
YTE
E
RROR
C
OUNT
R
EGISTER
- B
YTE
3 (A
DDRESS
L
OCATION
= 0
X
0210)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
B1_Byte_Error_Count[31:24]
RUR
RUR
RUR
RUR
RUR
RUR
RUR
RUR
0
0
0
0
0
0
0
0
T
ABLE
83: R
ECEIVE
STS-1/STS-3 T
RANSPORT
- B1 B
YTE
E
RROR
C
OUNT
R
EGISTER
- B
YTE
2 (A
DDRESS
L
OCATION
= 0
X
0211)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
B1_Byte_Error_Count[23:16]
RUR
RUR
RUR
RUR
RUR
RUR
RUR
RUR
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
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