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參數(shù)資料
| 型號： | XRT86SH328IB |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA568 |
| 封裝： | 31 X 31 MM, PLASTIC, BGA-568 |
| 文件頁數(shù)： | 304/339頁 |
| 文件大?。?/td> | 1996K |
| 代理商： | XRT86SH328IB |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁當前第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁
XRT86SH328
PRELIMINARY
294
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
REV. P1.0.6
Whenever it ceases to detect the "Receive Loop-Back Activation" Pattern (associated with "Code 2") within the
incoming DS1 data-stream.
`
0 = Disables the "Change of Receive Loop-Back Activation State" Interrupt for loop-code "Code 2".
`
1 = Enables the "Change of Receive Loop-Back Activation State" Interrupt for loop-code "Code 2".
Bit 0 - Change of Receive Loop-Back Deactivation Interrupt Enable - Code 2:
This READ/WRITE bit-field permits the user to either enable or disable the "Change of Receive Loop-Back Deactivation
State" Interrupt. If the user enables the "Change of Receive Loop-Back Deactivation State" Interrupt, then the Receive
DS1 Framer block will generate the "Change of Receive Loop-Back Deactivation State" Interrupt in response to the
following events.
Whenever it detects and validates the "Receive Loop-Back Deactivation" Pattern (associated with "Code 2") within
the incoming DS1 data-stream, and
Whenever it ceases to detect the "Receive Loop-Back Deactivation" Pattern (associated with "Code 2") within the
incoming DS1 data-stream.
`
0 = Disables the "Change of Receive Loop-Back Deactivation State" Interrupt for "Code 2".
`
1 = Enables the "Change of Receive Loop-Back Deactivation State" Interrupt for "Code 2".
2.14
DS1/E1 FRAMER BLOCK REGISTERS - E1 APPLICATIONS
BIT7 - Reserved
BIT6 - Set T1 Mode:
This READ/WRITE bit-field is used to configure the Channel to operate in either the T1 or E1 Mode.
`
0 = Configures the Framer Channel to operate in the E1 Mode
`
1 = Configures the Framer Channel to operate in the T1 Mode
BIT 5 - Force all Channels to Sync to 8kHz:
This READ/WRITE bit-field is used to configure all active (either 21 or 42) Transmit E1 Framer blocks to synchronize
their transmit output frame alignment with the 8kHz signal that is derived from the MCLK PLL.
`
0 = Does not configure each of the Transmit E1 Framer blocks to synchronize their transmit output frame alignment
with the 8kHz signal (from the MCLK PLL).
`
1 = Configures each of the Transmit E1 Framer blocks to synchronize their transmit output frame alignment with the
8kHz signal (from the MCLK PLL).
N
OTE
:
This feature should only be used if the XRT86SH328 has been configured to operate in the 21-Channel E1
Framer/LIU Combo Mode. The user MUST NOT use this feature if the XRT86SH328 has been configured to
operate in any of the Aggregation Modes.
BIT [4:2] - Reserved
BIT [1:0] - Clock Source Select[1:0]:
These two READ/WRITE bit-fields is used to specify the timing source for the Ingress and Direction Transmit E1 Framer
block, within this particular channel.
T
ABLE
432: E1 F
RAMER
B
LOCK
- C
LOCK
S
ELECT
R
EGISTER
(A
DDRESS
= 0
X
N100,
WHERE
N
RANGES
IN
VALUE
FROM
0
X
01
TO
0
X
38)
BIT7
BIT6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
Set E1 Mode
Force all
Channels to
Sync to 8kHz
Unused
Clock Source Select[1:0]
R/O
R/W
R/W
R/O
R/O
R/O
R/W
R/W
0
0
0
0
0
0
0
1
相關PDF資料 |
PDF描述 |
|---|---|
| XRT86VL32_1 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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