參數(shù)資料
型號(hào)： XRT86SH328IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA568
封裝： 31 X 31 MM, PLASTIC, BGA-568
文件頁數(shù)： 127/339頁
文件大小： 1996K
代理商： XRT86SH328IB
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PRELIMINARY
XRT86SH328
117
REV. P1.0.6
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
When the Receive STS-1 POH Processor block declares the UNEQ-P Defect Condition.
When the Receive STS-1 POH Processor block clears the UNEQ-P Defect Condition.
`
0 - Disables the Change in UNEQ-P Defect Condition Interrupt.
`
1 - Enables the Change in UNEQ-P Defect Condition Interrupt.
BIT 4 - Change in PLM-P (Path - Payload Label Mismatch) Defect Condition Interrupt Enable
This READ/WRITE bit is used to either enable or disable the Change in PLM-P Defect Condition interrupt.
If this interrupt is enabled, then the Receive STS-1 POH Processor block will generate an interrupt in response to either
of the following conditions.
Whenever the Receive STS-1 POH Processor block declares the PLM-P defect Condition.
Whenever the Receive STS-1 POH Processor block clears the PLM-P defect Condition.
`
0 - Disables the Change in PLM-P Defect Condition Interrupt.
`
1 - Enables the Change in PLM-P Defect Condition Interrupt.
BIT 3 - New C2 Byte Interrupt Enable
This READ/WRITE bit-field is used to either enable or disable the New C2 Byte Interrupt.
If this interrupt is enabled, then the Receive STS-1 POH Processor block will generate an interrupt anytime it has
accepted a new C2 byte.
`
0 - Disables the New C2 Byte Interrupt.
`
1 - Enables the New C2 Byte Interrupt.
N
OTE
:
The user can obtain the value of this New C2 byte by reading the contents of the Receive STS-1 Path -
Received Path Label Value Register (Address Location= 0x0296).
BIT 2 - Change in C2 Byte Unstable Defect Condition Interrupt Enable
This READ/WRITE bit-field is used to either enable or disable the Change in C2 Byte Unstable Condition Interrupt.
If this interrupt is enabled, then the Receive STS-1 POH Processor block will generate an interrupt in response to either
of the following events.
When the Receive STS-1 POH Processor block declares the C2 Byte Unstable defect condition.
When the Receive STS-1 POH Processor block clears the C2 Byte Unstable defect condition.
`
0 - Disables the Change in C2 Byte Unstable Defect Condition Interrupt.
`
1 - Enables the Change in C2 Byte Unstable Defect Condition Interrupt.
BIT 1 - Change in RDI-P Unstable Defect Condition Interrupt Enable
This READ/WRITE bit-field is used to either enable or disable the Change in RDI-P Unstable Defect Condition interrupt.
If this interrupt is enabled, then the Receive STS-1 POH Processor block will generate an interrupt in response to either
of the following conditions.
Whenever the Receive STS-1 POH Processor block declares the RDI-P Unstable defect condition.
Whenever the Receive STS-1 POH Processor block clears the RDI-P Unstable defect condition.
`
0 - Disables the Change in RDI-P Unstable Defect Condition Interrupt.
`
1 - Enables the Change in RDI-P Unstable Defect Condition Interrupt.
BIT 0 - New RDI-P Value Interrupt Enable
This READ/WRITE bit-field is used to either enable or disable the New RDI-P Value interrupt.If this interrupt is enabled,
then the Receive STS-1 POH Processor block will generate this interrupt anytime it receives and validates a new RDI-
P value.
`
0 - Disables the New RDI-P Value Interrupt.
`
1 - Enable the New RDI-P Value Interrupt.
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PDF描述
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