參數(shù)資料
型號： XRT86SH328IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA568
封裝： 31 X 31 MM, PLASTIC, BGA-568
文件頁數(shù)： 123/339頁
文件大?。?/td> 1996K
代理商： XRT86SH328IB
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PRELIMINARY
XRT86SH328
113
REV. P1.0.6
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
`
0 - Indicates that the Change in C2 Byte Unstable Defect Condition Interrupt has NOT occurred since the last read of
this register.
`
1 - Indicates that the Change in C2 Byte Unstable Defect Condition Interrupt has occurred since the last read of this
register.
N
OTE
:
The user can determine whether or not the Receive STS-1 POH Processor block is currently declaring the C2
Byte Unstable Defect Condition by reading out the state of BIT6 (C2 Byte Unstable Defect Declared) within the
Receive STS-1 Path - SONET Receive POH Status - Byte 0 Register (Address Location= 0x0287).
BIT 1 -
Change in RDI-P Unstable Defect Condition Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Change in RDI-P Unstable Defect Condition interrupt has
occurred since the last read of this register.
If this interrupt is enabled, then the Receive STS-1 POH Processor block will generate an interrupt in response to either
of the following conditions.
When the Receive STS-1 POH Processor block declares an RDI-P Unstable defect condition.
When the Receive STS-1 POH Processor block clears the RDI-P Unstable defect condition.
`
0 - Indicates that the Change in RDI-P Unstable Defect Condition Interrupt has NOT occurred since the last read of
this register.
`
1 - Indicates that the Change in RDI-P Unstable Defect Condition Interrupt has occurred since the last read of this
register.
N
OTE
:
The user can determine the current state of RDI-P Unstable Defect condition by reading out the state of BIT 2
(RDI-P Unstable Defect Condition) within the Receive STS-1 Path - SONET Receive POH Status - Byte 0
Register (Address Location= 0x0287).
BIT 0 -
New RDI-P Value Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the New RDI-P Value interrupt has occurred since the last
read of this register.
If this interrupt is enabled, then the Receive STS-1 POH Processor block will generate this interrupt anytime it receives
and validates a new RDI-P value.
`
0 - Indicates that the New RDI-P Value Interrupt has NOT occurred since the last read of this register.
`
1 - Indicates that the New RDI-P Value Interrupt has occurred since the last read of this register.
N
OTE
:
The user can obtain the New RDI-P Value by reading out the contents of the RDI-P ACCEPT[2:0] bit-fields.
These bit-fields are located in Bits 6 through 4, within the Receive STS-1 Path - SONET Receive RDI-P
Register (Address Location= 0x0293).
BIT 7 - Detection of B3 Byte Error Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Detection of B3 Byte Error Interrupt has occurred since
the last read of this register.
If this interrupt is enabled, then the Receive STS-1 POH Processor block will generate an interrupt anytime it detects
a B3 byte error in the incoming STS-1/STS-3 data stream.
`
0 - Indicates that the Detection of B3 Byte Error Interrupt has NOT occurred since the last read of this interrupt.
T
ABLE
136: R
ECEIVE
STS-1 P
ATH
- SONET R
ECEIVE
P
ATH
I
NTERRUPT
S
TATUS
- B
YTE
0 (A
DDRESS
L
OCATION
=
0
X
028B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Detection of
B3 Byte
Error
Interrupt
Status
Detection of
New Pointer
Interrupt
Status
Detection of
Unknown
Pointer
Interrupt
Status
Detection of
Pointer Dec-
rement
Interrupt
Status
Detection of
Pointer
Increment
Interrupt
Status
Detection of
NDF Pointer
Interrupt
Status
Change of
LOP-P
Defect
Condition
Interrupt
Status
Change of
AIS-P Defect
Condition
Interrupt
Status
RUR
RUR
RUR
RUR
RUR
RUR
RUR
RUR
0
0
0
0
0
0
0
0
相關(guān)PDF資料
PDF描述
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XRT86VL32_2 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86VL32 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT86VL32_07 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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參數(shù)描述
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