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參數(shù)資料
| 型號： | XRT86SH328IB |
| 廠商： | EXAR CORP |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PBGA568 |
| 封裝： | 31 X 31 MM, PLASTIC, BGA-568 |
| 文件頁數(shù)： | 130/339頁 |
| 文件大小： | 1996K |
| 代理商： | XRT86SH328IB |
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XRT86SH328
PRELIMINARY
120
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
REV. P1.0.6
BIT [7:0] - Received Filtered C2 Byte Value
These READ-ONLY bit-fields contain the value of the most recently accepted C2 byte, via the Receive STS-1 POH
Processor block.
The Receive STS-1 POH Processor block will accept a C2 byte value (and load it into these bit-fields) if it has received
a consistent C2 byte, in five (5) consecutive STS-1/STS-3 frames.
N
OTE
:
The Receive STS-1 POH Processor block uses this register, along the Receive STS-1 Path - Expected Path
Label Value Register (Address Location = 0x0297), when declaring or clearing the UNEQ-P and PLM-P defect
conditions.
BIT [7:0] - Expected C2 Byte Value
These READ/WRITE bit-fields are used to specify the C2 (Path Label Byte) value, that the Receive STS-1 POH
Processor block should expect when declaring or clearing the UNEQ-P and PLM-P defect conditions.
If the contents of the Received C2 Byte Value[7:0] (see Receive STS-1 Path - Received Path Label Value register)
matches the contents in these register, then the Receive STS-1 POH will not declare any defect conditions.
N
OTE
:
The Receive STS-1 POH Processor block uses this register, along with the Receive STS-1 Path - Receive Path
Label Value Register (Address Location = 0x0296), when declaring or clearing the UNEQ-P and PLM-P defect
conditions.
BIT [7:0] - B3 Byte Error Count - MSB
This RESET-upon-READ register, along with Receive STS-1 Path - B3 Byte Error Count Register - Bytes 2 through 0,
function as a 32 bit counter, which is incremented anytime the Receive STS-1 POH Processor block detects a B3 byte
error.
N
OTES
:
1.
If the Receive STS-1 POH Processor block is configured to count B3 byte errors on a per-bit basis, then
it will increment this 32 bit counter by the number of bits, within the B3 byte (of each incoming STS-1/STS-3
SPE) that are in error.
2.
If the Receive STS-1 POH Processor block is configured to count B3 byte errors on a per-frame basis,
then it will increment this 32 bit counter each time that it receives an STS-1/STS-3 SPE that contains an erred
B3 byte.
T
ABLE
141: R
ECEIVE
STS-1 P
ATH
- R
ECEIVED
P
ATH
L
ABEL
V
ALUE
(A
DDRESS
L
OCATION
= 0
X
0296)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Received_C2_Byte_Value[7:0]
R/O
R/O
R/O
R/O
R/O
R/O
R/O
R/O
1
1
1
1
1
1
1
1
T
ABLE
142: R
ECEIVE
STS-1 P
ATH
- E
XPECTED
P
ATH
L
ABEL
V
ALUE
(A
DDRESS
L
OCATION
= 0
X
0297)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Expected_C2_Byte_Value[7:0]
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
1
1
1
1
1
1
1
T
ABLE
143: R
ECEIVE
STS-1 P
ATH
- B3 B
YTE
E
RROR
C
OUNT
R
EGISTER
- B
YTE
3 (A
DDRESS
L
OCATION
= 0
X
0298)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
B3_Byte_Error_Count[31:24]
RUR
RUR
RUR
RUR
RUR
RUR
RUR
RUR
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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