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參數(shù)資料
| 型號： | TMX320C6412GNZ |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Signal Processor |
| 中文描述： | 信號處理器 |
| 文件頁數(shù)： | 92/159頁 |
| 文件大小： | 1989K |
| 代理商： | TMX320C6412GNZ |
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Clock PLL
92
April 2003 Revised June 2004
SPRS219D
Table 211. TMS320C6412 PLL Multiply Factor Options, Clock Frequency Ranges,
and Typical Lock Time
GDK PACKAGE 23 x 23 mm BGA,
GNZ PACKAGE 27 x 27 mm BGA
CLKMODE1
CLKMODE0
CLKMODE
(PLL MULTIPLY
FACTORS)
CLKIN
RANGE
(MHz)
CPU CLOCK
FREQUENCY
RANGE (MHz)
CLKOUT4
RANGE (MHz)
CLKOUT6
RANGE (MHz)
TYPICAL
LOCK TIME
(
μ
s)§
N/A
0
0
Bypass (x1)
3075
3075
7.518.8
512.5
0
1
x6
3075
180450
45112.5
3075
75
1
0
x12
3050
360600
90150
60100
1
1
Reserved
These clock frequency range values are applicable to a C6412600 speed device. For 500 device speed values, see the CLKIN timing
requirements table for the specific device speed.
Use external pullup resistors on the CLKMODE pins (CLKMODE1 and CLKMODE0) to set the C6412 device to one of the valid PLL multiply clock
modes (x6 or x12). With internal pulldown resistors on the CLKMODE pins (CLKMODE1, CLKMODE0), the default clock mode is x1 (bypass).
§Under some operating conditions, the maximum PLL lock time may vary by as much as 150% from the specified typical value. For example, if
the typical lock time is specified as 100
μ
s, the maximum value may be as long as 250
μ
s.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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