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參數(shù)資料
| 型號： | TMX320C6412GNZ |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Signal Processor |
| 中文描述： | 信號處理器 |
| 文件頁數(shù)： | 120/159頁 |
| 文件大?。?/td> | 1989K |
| 代理商： | TMX320C6412GNZ |
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Synchronous DRAM Timing
120
April 2003 Revised June 2004
SPRS219D
7
Synchronous DRAM Timing
Table 71. Timing Requirements for Synchronous DRAM Cycles for EMIFA Module (see Figure 71)
NO.
500
600
UNIT
MIN
MAX
MIN
MAX
6
tsu(EDV-EKO1H)
th(EKO1H-EDV)
Setup time, read AEDx valid before AECLKOUTx high
2.1
0.6
ns
7
Hold time, read AEDx valid after AECLKOUTx high
2.5
1.8
ns
Table 72. Switching Characteristics Over Recommended Operating Conditions for Synchronous DRAM
Cycles for EMIFA Module (see Figure 71Figure 78)
NO.
PARAMETER
500
600
UNIT
MIN
MAX
MIN
MAX
1
td(EKO1H-CEV)
td(EKO1H-BEV)
td(EKO1H-BEIV)
td(EKO1H-EAV)
td(EKO1H-EAIV)
td(EKO1H-CASV)
td(EKO1H-EDV)
td(EKO1H-EDIV)
td(EKO1H-WEV)
td(EKO1H-RAS)
td(EKO1H-ACKEV)
td(EKO1H-PDTV)
Delay time, AECLKOUTx high to ACEx valid
1.3
6.4
1.3
4.9
ns
2
Delay time, AECLKOUTx high to ABEx valid
6.4
4.9
ns
3
Delay time, AECLKOUTx high to ABEx invalid
1.3
1.3
ns
4
Delay time, AECLKOUTx high to AEAx valid
6.4
4.9
ns
5
Delay time, AECLKOUTx high to AEAx invalid
1.3
1.3
ns
8
Delay time, AECLKOUTx high to ASDCAS valid
1.3
6.4
1.3
4.9
ns
9
Delay time, AECLKOUTx high to AEDx valid
6.4
4.9
ns
10
Delay time, AECLKOUTx high to AEDx invalid
1.3
1.3
ns
11
Delay time, AECLKOUTx high to ASDWE valid
1.3
6.4
1.3
4.9
ns
12
Delay time, AECLKOUTx high to ASDRAS valid
1.3
6.4
1.3
4.9
ns
13
Delay time, AECLKOUTx high to ASDCKE valid
1.3
6.4
1.3
4.9
ns
14
Delay time, AECLKOUTx high to APDT valid
1.3
6.4
1.3
4.9
ns
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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