參數(shù)資料
型號(hào)： TMX320C6412GNZ
廠商： Texas Instruments, Inc.
英文描述： Signal Processor
中文描述： 信號(hào)處理器
文件頁(yè)數(shù)： 126/159頁(yè)
文件大?。?/td> 1989K
代理商： TMX320C6412GNZ
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HOLD/HOLDA Timing
126
April 2003 Revised June 2004
SPRS219D
8
HOLD/HOLDA Timing
Table 81. Timing Requirements for the HOLD/HOLDA Cycles for EMIFA Module
(see Figure 81)
NO.
500
600
UNIT
MIN
MAX
MIN
MAX
3
th(HOLDAL-HOLDL)
Hold time, HOLD low after HOLDA low
E
E
ns
E = the EMIF input clock (AECLKIN, CPU/4 clock, or CPU/6 clock) period in ns for EMIFA.
Table 82. Switching Characteristics Over Recommended Operating Conditions for the HOLD/HOLDA
Cycles for EMIFA Module
§
(see Figure 81)
NO.
PARAMETER
500
600
UNIT
MIN
MAX
MIN
MAX
1
td(HOLDL-EMHZ)
td(EMHZ-HOLDAL)
td(HOLDH-EMLZ)
td(EMLZ-HOLDAH)
td(HOLDL-EKOHZ)
td(HOLDH-EKOLZ)
E = the EMIF input clock (AECLKIN, CPU/4 clock, or CPU/6 clock) period in ns for EMIFA.
EMIFA Bus consists of: ACE[3:0], ABE[7:0], AED[63:0], AEA[22:3], AARE/ASDCAS/ASADS/ASRE, AAOE/ASDRAS/ASOE, and
AAWE/ASDWE/ASWE
,
ASDCKE, ASOE3, and APDT.
§The EKxHZ bits in the EMIF Global Control register (GBLCTL) determine the state of the AECLKOUTx signals during HOLDA. If EKxHZ = 0,
AECLKOUTx continues clocking during Hold mode. If EKxHZ = 1, AECLKOUTx goes to high impedance during Hold mode, as shown in
Figure 81.
All pending EMIF transactions are allowed to complete before HOLDA is asserted. If no bus transactions are occurring, then the minimum delay
time can be achieved. Also, bus hold can be indefinitely delayed by setting NOHOLD = 1.
Delay time, HOLD low to EMIFA Bus high impedance
2E
2E
ns
2
Delay time, EMIF Bus high impedance to HOLDA low
0
2E
0
2E
ns
4
Delay time, HOLD high to EMIF Bus low impedance
2E
7E
2E
7E
ns
5
Delay time, EMIFA Bus low impedance to HOLDA high
0
2E
0
2E
ns
6
Delay time, HOLD low to AECLKOUTx high impedance
2E
2E
ns
7
Delay time, HOLD high to AECLKOUTx low impedance
2E
7E
2E
7E
ns
HOLD
HOLDA
EMIF Bus
DSP Owns Bus
External Requestor
Owns Bus
DSP Owns Bus
C64x
C64x
1
3
2
5
4
AECLKOUTx
(EKxHZ = 0)
AECLKOUTx
(EKxHZ = 1)
6
7
EMIFA Bus consists of: ACE[3:0], ABE[7:0], AED[63:0], AEA[22:3], AARE/ASDCAS/ASADS/ASRE, AAOE/ASDRAS/ASOE, and
AAWE/ASDWE/ASWE, ASDCKE, ASOE3, and APDT.
The EKxHZ bits in the EMIF Global Control register (GBLCTL) determine the state of the AECLKOUTx signals during HOLDA. If EKxHZ = 0,
AECLKOUTx continues clocking during Hold mode. If EKxHZ = 1, AECLKOUTx goes to high impedance during Hold mode, as shown in
Figure 81.
Figure 81. HOLD/HOLDA Timing for EMIFA
相關(guān)PDF資料
PDF描述
TMX320VC5421 DIGITAL SIGNAL PROCESSOR
TMX320VC5509AGHH TMS320VC5509A Fixed-Point Digital Signal Processor
TMX470R1A64PN 16/32-Bit RISC Flash Microcontroller
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TN0104 N-Channel Enhancement-Mode Vertical DMOS FET(擊穿電壓40V，低門限1.6V，N溝道增強(qiáng)型垂直DMOS結(jié)構(gòu)場(chǎng)效應(yīng)管)
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參數(shù)描述
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TMX320C6413GTS500 制造商:TI 制造商全稱:Texas Instruments 功能描述:Fixed-Point Digital Signal Processors
TMX320C6413GTSA400 制造商:TI 制造商全稱:Texas Instruments 功能描述:Fixed-Point Digital Signal Processors
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