
Figures
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April 2003 Revised June 2004
SPRS219D
List of Figures
Figure
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GDK BGA Package (Bottom View)
GNZ BGA Package (Bottom View)
Functional Block Diagram
TMS320C64x CPU (DSP Core) Data Paths
TMS320C6412 L2 Architecture Memory Configuration
CPU and Peripheral Signals
Peripheral Signals
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Peripheral Configuration Register (PERCFG) [Address Location: 0x01B3F000 0x01B3F003]
Peripheral Enable/Disable Flow Diagram
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PCFGLOCK Register Diagram [Address Location: 0x01B3 F018] Read/Write Accesses
Device Status Register (DEVSTAT) Description 0x01B3 F004
JTAG ID Register Description TMS320C6412 Register Value 0x0007 902F
Configuration Example (2 McBSPs + EMAC + MDIO + I2C0 + EMIF + HPI + 3 Timers)
TMS320C64x DSP Device Nomenclature (Including the TMS320C6412 Device)
External PLL Circuitry for Either PLL Multiply Modes or x1 (Bypass) Mode
I2C0 Module Block Diagram93
GPIO Enable Register (GPEN) [Hex Address: 01B0 0000]
GPIO Direction Register (GPDIR) [Hex Address: 01B0 0004]
Power-Down Mode Logic
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PWRD Field of the CSR Register
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Schottky Diode Diagram
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Test Load Circuit for AC Timing Measurements
Input and Output Voltage Reference Levels for AC Timing Measurements
Rise and Fall Transition Time Voltage Reference Levels
Board-Level Input/Output Timings
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CLKIN Timing
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CLKOUT4 Timing
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CLKOUT6 Timing
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AECLKIN Timing for EMIFA
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AECLKOUT1 Timing for EMIFA Module
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AECLKOUT2 Timing for the EMIFA Module
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Asynchronous Memory Read Timing for EMIFA
Asynchronous Memory Write Timing for EMIFA
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