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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 96/188頁 |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
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Operating Registers
5-38
SYM53C810A Data Manual
Bit 0
HT H (Handshake to Handshake
timer E xpired)
T his bit controls whether an interrupt occurs
when the handshake-to-handshake timer has
expired. T he time measured is the SCSI
Request to Request (target) or Acknowledge to
Acknowledge (initiator) period. See the
description of the ST IME0 register, bits 7-4,
for more information on the handshake-to-
handshake timer.
Register 42 (C2)
SCSI Interrupt Status Zero (SIST 0)
Read Only
Reading the SIST 0 register returns the status of the
various interrupt conditions, whether or not they
are enabled in the SIEN0 register. Each bit set in-
dicates that the corresponding condition has oc-
curred. Reading the SIST 0 will clear the interrupt
status.
Reading this register will clear any bits that are set
at the time the register is read, but will not neces-
sarily clear the register because additional inter-
rupts may be pending (the SYM53C810A stacks
interrupts). SCSI interrupt conditions may be indi-
vidually masked through the SIEN0 register.
When performing consecutive 8-bit reads of the
DST AT , SIST 0, and SIST 1 registers (in any or-
der), insert a delay equivalent to 12 CLK periods
between the reads to ensure the interrupts clear
properly. Also, if reading the registers when both
the IST AT SIP and DIP bits may not be set, the
SIST 0 and SIST 1 registers should be read before
the DST AT register to avoid missing a SCSI inter-
rupt. For more information on interrupts, refer to
Chapter 2, “Functional Description.”
Bit 7
M/A (Initiator Mode: Phase Mis-
match; Target Mode: SAT N/ Active)
In initiator mode, this bit is set if the SCSI
phase asserted by the target does not match the
instruction. T he phase is sampled when SREQ/
is asserted by the target. In target mode, this
bit is set when the SAT N/ signal is asserted by
the initiator.
Bit 6
CMP (Function Complete)
T his bit is set when an arbitration only or full
arbitration sequence has completed.
M/A
7
CMP
6
SEL
5
RSL
4
SGE
3
UDC
2
RST
1
PAR
0
Default>>>
0
0
0
0
0
0
0
0
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PDF描述 |
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