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參數(shù)資料
| 型號(hào)： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 86/188頁 |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁當(dāng)前第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁
Operating Registers
5-28
SYM53C810A Data Manual
Register 23 (A3)
Chip Test Six (CT EST 6)
Read/Write
Bits 7-0 DF7-DF0 (DMA FIFO)
Writing to this register writes data to the
appropriate byte lane of the DMA FIFO as
determined by the FBL bits in the CT EST 4
register. Reading this register unloads data
from the appropriate byte lane of the DMA
FIFO as determined by the FBL bits in the
CT EST 4 register. Data written to the FIFO is
loaded into the top of the FIFO. Data read out
of the FIFO is taken from the bottom. To pre-
vent DMA data from being corrupted, this reg-
ister should not be accessed before starting or
restarting SCRIPT S operation. T his register
should only be written when testing the DMA
FIFO using the CT EST 4 register. Writes to
this register while the test mode is not enabled
will have unexpected results.
Registers 24-26 (A4-A6)
DMA Byte Counter (DBC)
Read/Write
T his 24-bit register determines the number of bytes
to be transferred in a Block Move instruction.
While sending data to the SCSI bus, the counter is
decremented as data is moved into the DMA FIFO
from memory. While receiving data from the SCSI
bus, the counter is decremented as data is written
to memory from the SYM53C810A. T he DBC
counter is decremented each time that data is trans-
ferred on the PCI bus. It is decremented by an
amount equal to the number of bytes that were
transferred.
T he maximum number of bytes that can be trans-
ferred in any one Block Move command is
16,777,215 bytes. T he maximum value that can be
loaded into the DBC register is FFFFFFh. If the
instruction is a Block Move and a value of 000000h
is loaded into the DBC register, an illegal instruc-
tion interrupt will occur if the SYM53C810A is not
in target role, Command phase.
T he DBC register is also used to hold the least sig-
nificant 24 bits of the first dword of a SCRIPT S
fetch, and to hold the offset value during table indi-
rect I/O SCRIPT S. For a complete description, see
Chapter Six, “Instruction Set of the I/O Proces-
sor.” T he power-up value of this register is indeter-
minate.
DF7
7
DF6
6
DF5
5
DF4
4
DF3
3
DF2
2
DF1
1
DF0
0
Default>>>
0
0
0
0
0
0
0
0
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PDF描述 |
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