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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 89/188頁 |
| 文件大小： | 1120K |
| 代理商： | SYM53C810A |
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Operating Registers
SYM53C810A Data Manual
5-31
Registers 34-37 (B4-B7)
Scratch Register A (SCRAT CH A)
Read/Write
T his is a general purpose, user-definable scratch
pad register. Apart from CPU access, only Register
Read/Write and Memory Moves into the
SCRAT CH register will alter its contents. T he
power-up value of this register is indeterminate.
T he SYM53C810A cannot fetch SCRIPT S in-
structions from this location.
Register 38 (B8)
DMA Mode (DMODE)
Read/Write
Bit 7-6
BL1-BL0 (Burst length)
T hese bits control the maximum number of
transfers performed per bus ownership, regard-
less of whether the transfers are back-to-back,
burst, or a combination of both. T he
SYM53C810A asserts the Bus Request (REQ/
) output when the DMA FIFO can accommo-
date a transfer of at least one burst size of data.
Bus Request (REQ/) is also asserted during
start-of-transfer and end-of-transfer cleanup
and alignment, even though less than a full
burst of transfers may be performed. T he
SYM53C810A inserts a “fairness delay” of
four CLK s between burst-length transfers (as
set in BL1-0) during normal operation. T he
fairness delay is not inserted during PCI retry
cycles. T his gives the CPU and other bus mas-
ter devices the opportunity to access the PCI
bus between bursts.
Bit 5
SIOM (Source I/O-Memory E nable)
T his bit is defined as an I/O Memory Enable
bit for the source address of a Memory Move
or Block Move Command. If this bit is set,
then the source address is in I/O space; and if
reset, then the source address is in memory
space.
BL1
7
BL0
6
SIOM
5
DIOM
4
ERL
3
ERMP
2
BOF
1
MAN
0
Default>>>
0
0
0
0
0
0
0
0
BL1
BL0
Burst Length
0
0
1
1
0
1
0
1
2- transfer burst
4- transfer burst
8-transfer burst
16-transfer burst
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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