- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄385894 > SYM53C810A (LSI Corporation) PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) PDF資料下載
參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 48/188頁 |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁當(dāng)前第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁
PCI Functional Description
Configuration Registers
3-10
SYM53C810A Data Manual
Register 08h
Revision ID
Read Only
T his register specifies device and revision identifi-
ers. In the SYM53C810A, the upper nibble is
0001b. T he lower nibble represents the current
revision level of the device. It should have the same
value as the Chip Revision Level bits in the
CT EST 3 register.
Register 09h
Class Code
Read Only
T his register is used to identify the generic func-
tion of the device. T he upper byte of this register is
a base class code, the middle byte is a subclass
code, and the lower byte identifies a specific regis-
ter-level programming interface. T he value of this
register is 010000h, which indicates a SCSI con-
troller.
Register 0Ch
Cache Line Size
Read/Write
T his register specifies the system cache line size in
units of 32-bit words. Cache mode is enabled and
disabled by the Cache Line Size Enable (CLSE)
bit, bit 7 in the DCNT L register. Setting this bit
causes the SYM53C810A to align to cache line
boundaries before allowing any bursting, except
during MMOVs in which the read and write
addresses are Burst Size boundary misaligned. For
more information, see “Support for PCI Cache
Line Size Register” on page 3-2.
Register 0Dh
Latency T imer
Read/Write
T he Latency T imer register specifies, in units of
PCI bus clocks, the value of the Latency T imer for
this PCI bus master. T he SYM53C810A supports
this timer. All eight bits are writable, allowing
latency values of 0-255 PCI clocks. Use the follow-
ing equation to calculate an optimum latency value
for the SYM53C810A:
Latency = 2 + (Burst Size * (typical wait states +1))
.
Values greater than optimum are also acceptable.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SYM53C825A | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| SYM53C825AE | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| SYM53C860 | Single-Chip High-Performance PCI-Ultra SCSI (Fast-20) I/O Processor(單片、高性能PCI-超級SCSI (Fast-20) I/O 處理器) |
| SYM53C875 | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器) |
| SYM53C875E | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O 處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SYM53C876E(PBGA) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C876E(PQFP) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C885 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| SYM53C896 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:BUS CONTROLLER |
| SYM-63LH+ | 制造商:MINI 制造商全稱:Mini-Circuits 功能描述:Frequency Mixer |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。