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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 47/188頁 |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
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PCI Functional Description
Configuration Registers
SYM53C810A Data Manual
3-9
Bits 10-9 DE VSE L/ T iming
T hese bits encode the timing of DEVSEL/.
T hese are encoded as 00b for fast, 01b for
medium, 10b for slow, and 11b reserved.
T hese bits are read only and should indicate
the slowest time that a device asserts DEVSEL/
for any bus command except Configuration
Read and Configuration Write. T he
SYM53C810A supports 01b.
Bit 8 Data Parity Reported
T his bit is set when the following three condi-
tions are met: 1) T he bus agent asserted
PERR/ itself or observed PERR/ asserted; 2)
T he agent setting this bit acted as the bus mas-
ter for the operation in which the error
occurred; and 3) T he Parity Error Response bit
in the Command register is set.
Bits 7-6 Not Implemented
Bits 5-0 Reserved
Figure 3-3: Status Register Layout
9 8 7 6 5 4 3 2 1 0
Data Parity Reported
Not Implemented
Not Implemented
Not Implemented
Reserved
Reserved
Reserved
Reserved
Reserved
151413121110
DEVSEL timing
00 = fast, 01 = medium, 10 = slow
Not Implemented
Received Target Abort (from Master)
Detected Parity Error (from Slave)
Signaled System Error
Received Master Abort (from Master)
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PDF描述 |
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