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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 54/188頁 |
| 文件大小： | 1120K |
| 代理商： | SYM53C810A |
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Signal Descriptions
4-4
SYM53C810A Data Manual
Table 4-2: System Pins
Symbol
Pin No.
Type
Description
CLK
80
I
Clock.
Clock provides timing for all transactions on the PCI bus
and is an input to every PCI device. All other PCI signals are
sampled on the rising edge of CLK , and other timing parame-
ters are defined with respect to this edge. T his clock can option-
ally be used as the SCSI core clock; however, the
SYM53C810A will not achieve fast SCSI transfer rates.
Reset.
Reset forces the PCI sequencer of each device to a known
state. All t/s and s/t/s signals are forced to a high impedance
state, and all internal logic is reset. T he RST / input is synchro-
nized internally to the rising edge of CLK . T he CLK input must
be active while RST / is active to properly reset the device.
RST /
79
I
Table 4-3: Address and Data Pins
Symbol
Pin No.
Type
Description
AD(31-0)
85, 86, 88,
89, 91, 92,
94, 95, 98,
100, 1, 2, 4,
6, 7, 8, 23,
24, 25, 27,
29, 30, 31,
33, 35, 36,
38, 39, 41,
42, 44, 45
96, 10, 21,
34
T /S
Address/Data.
Physical dword address and data are multiplexed
on the same PCI pins. During the first clock of a transaction,
AD(31-0) contain a physical byte address. During subsequent
clocks, AD(31-0) contain data. A bus transaction consists of an
address phase, followed by one or more data phases. PCI sup-
ports both read and write bursts. AD(7-0) define the least sig-
nificant byte, and AD(31-24) define the most significant byte.
C_BE/(3-0)
T /S
Command/Byte Enable.
Bus command and byte enables are mul-
tiplexed on the same PCI pins. During the address phase of a
transaction, C_BE(3-0)/ define the bus command. During the
data phase, C_BE(3-0)/ are used as byte enables. T he byte
enables determine which byte lanes carry meaningful data.
C_BE/(0) applies to byte lane 0, and C_BE/(3) to byte lane 3.
Parity.
Parity is the even parity bit that protects the AD(31-0)
and C_BE/(3-0) lines. During address phase, both the address
and command bits are covered. During data phase, both data
and byte enables are covered.
PAR
20
T /S
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PDF描述 |
|---|---|
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