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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 46/188頁 |
| 文件大小： | 1120K |
| 代理商： | SYM53C810A |
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PCI Functional Description
Configuration Registers
3-8
SYM53C810A Data Manual
Register 06h
Status
Read/Write
T he Status Register, illustrated in Figure 3-3, is
used to record status information for PCI bus-
related events.
In the SYM53C810A, bits 0 through 4 are
reserved and bits 5, 6, 7, and 11 are not imple-
mented by the SYM53C810A.
Reads to this register behave normally. Writes are
slightly different in that bits can be reset, but not
set. A bit is reset whenever the register is written,
and the data in the corresponding bit location is a
one. For instance, to clear bit 15 and not affect any
other bits, write the value 8000h to the register.
Bit 15 Detected Parity E rror (from Slave)
T his bit will be set by the SYM53C810A
whenever it detects a data parity error, even if
parity error handling is disabled.
Bit 14 Signaled System E rror
T his bit is set whenever a device asserts the
SERR/ signal.
Bit 13 Master Abort (from Master)
T his bit should be set by a master device when-
ever its transaction (except for Special Cycle) is
terminated with master-abort. All master
devices should implement this bit.
Bit 12 Received Target Abort (from
Master)
T his bit should be set by a master device when-
ever its transaction is terminated with a target
abort. All master devices should implement
this bit.
Figure 3-2: Command Register Layout
9 8 7 6 5 4 3 2 1 0
SERR/ Enable
Not Implemented
Enable Parity Response
Not Implemented
Write and Invalidate Mode
Not Implemented
Enable Bus Mastering
Enable Memory Space
Enable I/O Space
151413121110
Not Implemented
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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