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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 45/188頁 |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
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PCI Functional Description
Configuration Registers
SYM53C810A Data Manual
3-7
Register 00h
Vendor ID
Read Only
T his field identifies the manufacturer of the device.
Symbios Logic Vendor ID is 1000h.
Register 02h
Device ID
Read Only
T his field identifies the particular device. T he
SYM53C810A device ID is 0001h.
Register 04h
Command
Read/Write
T he Command Register, illustrated in Figure 3-2,
provides coarse control over a device’s ability to
generate and respond to PCI cycles. When a zero is
written to this register, the SYM53C810A is logi-
cally disconnected from the PCI bus for all
accesses except configuration accesses.
In the SYM53C810A, bits 3, 5, 7, and 9 are not
implemented. Bits 10 through 15 are reserved.
Bits 15-10 Reserved
Bit 8 SE RR/ E nable
T his bit enables the SERR/ driver. SERR/ is
disabled when this bit is clear. T he default
value of this bit is zero. T his bit and bit 6 must
be set to report address parity errors.
Bit 6 E nable Parity E rror Response
T his bit allows the SYM53C810A to detect
parity errors on the PCI bus and report these
errors to the system. Only data parity checking
is enabled. T he SYM53C810A always gener-
ates parity for the PCI bus.
Bit 4
Write and Invalidate Mode
T his bit, when set, will cause Memory Write
and Invalidate cycles to be issued on the PCI
bus after certain conditions have been met. For
more information on these conditions, refer to
the section "Memory Write and Invalidate
Command" To enable Write and Invalidate
Mode, bit 0 in the CT EST 3 register (Operat-
ing registers) must also be set.
Bit 2 E nable Bus Mastering
T his bit controls the SYM53C810A’s ability to
act as a master on the PCI bus. A value of zero
disables the device from generating PCI bus
master accesses. A value of one allows the
SYM53C810A to behave as a bus master.
T he SYM53C810A must be a bus master in
order to fetch SCRIPT S instructions and
transfer data.
Bit 1 E nable Memory Space
T his bit controls the SYM53C810A’s response
to memory space accesses. A value of zero dis-
ables the device response. A value of one allows
the SYM53C810A to respond to memory
space accesses at the address specified by Base
Address One .
Bit 0 E nable I/O Space
T his bit controls the SYM53C810A’s response
to I/O space accesses. A value of zero disables
the response. A value of one allows the
SYM53C810A to respond to I/O space
accesses at the address specified in Base
Address Zero.
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PDF描述 |
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