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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 105/188頁 |
| 文件大小： | 1120K |
| 代理商： | SYM53C810A |
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Operating Registers
SYM53C810A Data Manual
5-47
Bit 4
DSI (Disable Single Initiator
Response)
If this bit is set, the SYM53C810A will ignore
all bus-initiated selection attempts that employ
the single-initiator option from SCSI-1. In
order to select the SYM53C810A while this bit
is set, the SYM53C810A’s SCSI ID and the
initiator’s SCSI ID must both be asserted. T his
bit should be asserted in SCSI-2 systems so
that a single bit error on the SCSI bus will not
be interpreted as a single initiator response.
Bit 3
Reserved
Bit 2
T T M (T imer Test Mode)
Setting this bit facilitates testing of the selec-
tion time-out, general purpose, and hand-
shake-to-handshake timers by greatly reducing
all three time-out periods. Setting this bit starts
all three timers and, if the respective bits in the
SIEN1 register are set, causes the
SYM53C810A to generate interrupts at time-
out. T his bit is intended for internal manufac-
turing diagnosis and should not be used.
Bit 1
CSF (Clear SCSI FIFO)
Setting this bit will cause the “full flags” for the
SCSI FIFO to be cleared. T his empties the
FIFO. T his bit is self-resetting. In addition, the
SCSI FIFO pointers, the SIDL, SODL, and
SODR Full bits in the SSTAT 0 register are
cleared.
Bit 0
ST W (SCSI FIFO Test Write)
Setting this bit places the SCSI core into a test
mode in which the FIFO can easily be written.
While this bit is set, writes to the SODL regis-
ter will cause the entire word contained in this
register to be loaded into the FIFO. Writing the
least significant byte of the SODL register will
cause the FIFO to load.
Register 50 (D0)
SCSI Input Data Latch (SIDL)
Read Only
T his register is used primarily for diagnostic testing,
programmed I/O operation or error recovery. Data
received from the SCSI bus can be read from this
register. Data can be written to the SODL register
and then read back into the SYM53C810A by
reading this register to allow loopback testing.
When receiving SCSI data, the data will flow into
this register and out to the host FIFO. T his register
differs from the SBDL register; SIDL contains
latched data and the SBDL always contains exactly
what is currently on the SCSI data bus. Reading
this register causes the SCSI parity bit to be
checked, and will cause a parity error interrupt if
the data is not valid. T he power-up values are inde-
terminate.
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PDF描述 |
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