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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 104/188頁 |
| 文件大小： | 1120K |
| 代理商： | SYM53C810A |
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Operating Registers
5-46
SYM53C810A Data Manual
Bit 1
E X T ( E xtend SRE Q/SACK
filtering)
Symbios Logic TolerANT SCSI receiver tech-
nology includes a special digital filter on the
SREQ/ and SACK / pins which will cause
glitches on deasserting edges to be disregarded.
Setting this bit will increase the filtering period
from 30ns to 60ns on the deasserting edge of
the SREQ/ and SACK / signals.
Note: this bit must never be set during fast SCSI
(greater than 5M transfers per second)
operations, because a valid assertion could
be treated as a glitch.
Bit 0
LOW (SCSI Low level Mode)
Setting this bit places the SYM53C810A in
low level mode. In this mode, no DMA opera-
tions occur, and no SCRIPT S execute. Arbi-
tration and selection may be performed by
setting the start sequence bit as described in
the SCNT L0 register. SCSI bus transfers are
performed by manually asserting and polling
SCSI signals. Clearing this bit allows instruc-
tions to be executed in SCSI SCRIPT S mode.
Note: it is not necessary to set this bit for access
to the SCSI bit-level registers (SODL,
SBCL, and input registers).
Register 4F (CF)
SCSI Test T hree (ST EST 3)
Read/Write
Bit 7
T E (TolerANT E nable)
Setting this bit enables the active negation por-
tion of TolerANT technology. Active negation
causes the SCSI Request, Acknowledge, Data,
and Parity signals to be actively deasserted,
instead of relying on external pull-ups, when
the SYM53C810A is driving these signals.
Active deassertion of these signals will occur
only when the SYM53C810A is in an informa-
tion transfer phase. TolerANT active negation
should be enabled to improve setup and deas-
sertion times at fast SCSI timings. Active nega-
tion is disabled after reset or when this bit is
cleared. For more information on TolerANT
technology, refer to Chapter 1.
Bit 6
ST R (SCSI FIFO Test Read)
Setting this bit places the SCSI core into a test
mode in which the SCSI FIFO can be easily
read. Reading the SODL register will cause the
FIFO to unload.
Bit 5
HSC (Halt SCSI Clock)
Asserting this bit causes the internal divided
SCSI clock to come to a stop in a glitchless
manner. T his bit may be used for test purposes
or to lower I
DD
during a power down mode.
TE
7
STR
6
HSC
5
DSI
4
RES
3
TTM
2
CSF
1
STW
0
Default>>>
0
0
0
0
X
0
0
0
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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