參數(shù)資料
型號(hào)： SYM53C810A
廠商： LSI Corporation
英文描述： PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器)
中文描述： 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器）
文件頁(yè)數(shù)： 176/188頁(yè)
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代理商： SYM53C810A
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Index
I-4
SYM53C810A Data Manual
Handshake-to-Handshake T imer Period bits
5-42
High impedance mode bit
5-26
HT H bit
5-38
,
5-40
I
I/O bit
5-19
I/O Instructions
6-8
I_O bit
5-15
IARB bit
5-8
IID bit
5-17
,
5-33
Illegal instruction detected bit
5-17
,
5-33
Immediate arbitration bit
5-8
Initiator Mode
Phase Mismatch
5-38
input signals
7-3
instruction prefetch.
See
SCRIPT S instruction
prefetching
instruction set
6-1
–
6-25
instructions
block move
6-4
I/O
6-8
load and store
6-24
memory move
6-21
read/write
6-14
transfer control
6-17
Interface Control Pins
4-5
Interrupt on the Fly bit
5-21
interrupt output timings
7-10
Interrupt Status register
5-20
interrupts
fatal vs. non-fatal interrupts
2-14
halting
2-15
IRQ Disable bit
2-14
,
5-34
,
A-6
masking
2-14
polling vs. hardware
2-13
registers
2-13
stacked interrupts
2-15
INT F bit
5-21
IRQ Disable bit
5-34
,
A-6
IRQ Mode bit
5-34
IRQD bit
5-34
,
A-6
IRQM bit
5-34
IST AT register
5-20
L
Last Disconnect bit
5-19
Latched SCSI parity bit
5-18
LDSC bit
5-19
LOA bit
5-18
Load and Store instructions
no flush option
6-24
prefetch unit and Store instructions
2-2
,
6-24
load and store instructions
6-24
Lost arbitration bit
5-18
LOW bit
5-46
M
M/A bit
5-36
,
5-38
MACNT L register
5-41
MAN bit
5-32
Manual Start Mode bit
5-32
MASR bit
5-27
Master control for set or reset pulses bit
5-27
Master Data Parity Error bit
5-16
MDPE bit
5-33
Master Enable bit
5-41
Master Parity Error Enable bit
5-27
Max SCSI Synchronous Offset bits
5-13
MDPE bit
5-16
Memory Access Control register
5-41
Memory Move Instructions
6-21
Memory Move instructions
and SCRIPT S instruction prefetching
2-2
No Flush option
6-23
Memory Read Line command
3-4
Memory Read Multiple command
3-4
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