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參數(shù)資料
| 型號(hào)： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁(yè)數(shù)： | 25/188頁(yè) |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
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Functional Description
PCI Cache Mode
SYM53C810A Data Manual
2-3
PCI Cache Mode
T he SYM53C810A supports the PCI specification
for an 8-bit Cache Line Size register located in
PCI configuration space. T he Cache Line Size reg-
ister provides the ability to sense and react to non-
aligned addresses corresponding to cache line
boundaries. In conjunction with the Cache Line
Size register, the PCI commands Read Line, Read
Multiple, and Write and Invalidate are each soft-
ware enabled or disabled to allow the user full flex-
ibility in using these commands. For more
information on PCI cache mode operations, refer
to Chapter 3.
Load/Store Instructions
T he SYM53C810A supports the Load/Store
instruction type, which simplifies the movement of
data between memory and the internal chip regis-
ters. It also enables the SYM53C810A to transfer
bytes to addresses relative to the DSA register. For
more information on the Load and Store instruc-
tions, refer to Chapter 6.
3.3 Volt/5 Volt PCI Interface
T he SYM53C810A can attach directly to a 3.3.
Volt or a 5 Volt PCI interface, due to separate V
DD
pins for the PCI bus drivers. T his allows the
devices to be used on the universal board recom-
mended by the PCI Special Interest Group.
Loopback Mode
T he SYM53C810A loopback mode allows testing
of both initiator and target functions and, in effect,
lets the chip communicate with itself. When the
Loopback Enable bit is set in the ST EST 1 register,
the SYM53C810A allows control of all SCSI sig-
nals, whether it is operating in initiator or target
mode. For more information on this mode of oper-
ation, refer to the
SYM53C8X X Family Program-
ming Guide
.
Parity Options
T he SYM53C810A implements a flexible parity
scheme that allows control of the parity sense,
allows parity checking to be turned on or off, and
has the ability to deliberately send a byte with bad
parity over the SCSI bus to test parity error recov-
ery procedures. Table 2-1 defines the bits that are
involved in parity control and observation.
Table 2-2 describes the parity control function of
the Enable Parity Checking and Assert SCSI Even
Parity bits in the SCNT L0 register. Table 2-3
describes the options available when a parity error
occurs.
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