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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 40/188頁 |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
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PCI Functional Description
PCI Cache Mode
3-2
SYM53C810A Data Manual
T he Memory Read, Memory Read Multiple, and
Memory Read Line commands are used to read
data from an agent mapped in memory address
space. All 32 address bits are decoded.
T he Memory Write and Memory Write and Invali-
date commands are used to write data to an agent
when mapped in memory address space. All 32
address bits are decoded.
PCI Cache Mode
T he SYM53C810A supports the PCI specification
for an 8-bit Cache Line Size register located in
PCI configuration space. T he Cache Line Size reg-
ister provides the ability to sense and react to non-
aligned addresses corresponding to cache line
boundaries. In conjunction with the Cache Line
Size register, the PCI commands Read Line, Read
Multiple, and Write and Invalidate are each soft-
ware enabled or disabled to allow the user full flex-
ibility in using these commands.
Support for PCI
Cache Line Size Register
T he SYM3C810A supports the PCI specification
for an 8-bit Cache Line Size register in PCI config-
uration space; it can sense and react to non-aligned
addresses corresponding to cache line boundaries.
Selection of Cache
Line Size
T he cache logic will select a cache line size based
on the values for the burst size in the DMODE
register and the PCI Cache Line Size register.
Note: the SYM53C810A will not automatically
use the value in the PCI Cache Line Size
register as the cache line size value. T he
chip scales the value of the Cache Line Size
register down to the nearest binary burst
size allowed by the chip (2, 4, 8 or 16),
compares this value to the DMODE burst
size, then selects the smallest as the value
for the cache line size. T he SYM53C810A
will use this value for all burst data
transfers.
Alignment
T he SYM53C810A uses the calculated burst size
value to monitor the current address for alignment
to the cache line size. When it is not aligned the
chip disables bursting, allowing only single dword
transfers until a cache line boundary is reached.
When the chip is aligned, bursting is re-enabled it
will burst in increments specified by the Cache
Line Size register as explained above. If the Cache
Line Size register is not set (default = 00h), the
DMODE burst size is automatically used as the
cache line size.
MMOV
Misalignment
T he SYM53C810A will not operate in a cache
alignment mode when a MMOV instruction is
issued and the read and write addresses are differ-
ent distances from the nearest cache line bound-
ary. For example, if the read address is 0x21F and
the write address is 0x42F, and the cache line size
is eight (8), the addresses are byte aligned, but they
are not the same distance from the nearest cache
boundary. T he read address is 1 byte from the
cache boundary 0x220 and the write address is 17
bytes from the cache boundary 0x440. In this situ-
ation, the chip will not align to cache boundaries
and will operate as an SYM53C810.
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