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參數資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個PCI -的SCSI的I / O接口處理器） |
| 文件頁數： | 91/188頁 |
| 文件大小： | 1120K |
| 代理商： | SYM53C810A |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁當前第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁
Operating Registers
SYM53C810A Data Manual
5-33
Register 39 (B9)
DMA Interrupt Enable (DIEN)
Read/Write
T his register contains the interrupt mask bits corre-
sponding to the interrupting conditions described
in the DST AT register. An interrupt is masked by
clearing the appropriate mask bit. Masking an in-
terrupt prevents IRQ/ from being asserted for the
corresponding interrupt, but the status bit will still
be set in the DST AT register. Masking an interrupt
will not prevent the IST AT DIP from being set. All
DMA interrupts are considered fatal, therefore
SCRIPT S will stop running when a DMA interrupt
occurs, whether or not the interrupt is masked. Set-
ting a mask bit enables the assertion of IRQ/ for the
corresponding interrupt. (A masked non-fatal in-
terrupt will not prevent un-masked or fatal inter-
rupts from getting through; interrupt stacking
begins when either the IST AT SIP or DIP bit is
set.)
T he SYM53C810A IRQ/ output is latched; once
asserted, it will remain asserted until the interrupt
is cleared by reading the appropriate status register.
Masking an interrupt after the IRQ/ output is as-
serted will not cause IRQ/ to be deasserted.
For more information on interrupts, see Chapter
T wo, “Functional Description.”
Bit 7
Reserved
Bit 6
MDPE (Master Data Parity E rror)
Bit 5
BF (Bus fault)
Bit 4
ABRT (Aborted)
Bit 3
SSI (Single step interrupt)
Bit 2
SIR (SCRIPT S interrupt
instruction received
Bit 1
Reserved
Bit 0
IID (Illegal instruction detected)
Register 3A (BA)
Scratch Byte Register (SBR)
Read/Write
T his is a general purpose register. Apart from CPU
access, only Register Read/Write and Memory
Moves into this register will alter its contents. T he
default value of this register is zero. T his register
was called the DMA Watchdog T imer on previous
SYM53C8X X family products.
RES
7
MDPE
6
BF
5
ABRT
4
SSI
3
SIR
2
RES
1
IID
0
Default>>>
X
0
0
0
0
0
X
0
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PDF描述 |
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參數描述 |
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