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參數(shù)資料
| 型號： | SYM53C810A |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-SCSI I/O Processor(PCI-SCSI I/O接口處理器) |
| 中文描述： | 的PCI -的SCSI I / O處理器（個(gè)PCI -的SCSI的I / O接口處理器） |
| 文件頁數(shù)： | 74/188頁 |
| 文件大?。?/td> | 1120K |
| 代理商： | SYM53C810A |
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Operating Registers
5-16
SYM53C810A Data Manual
Register 0B (8B)
SCSI Bus Control Lines (SBCL)
Read Only
Bit 7
RE Q (SRE Q/ status)
Bit 6
ACK (SACK / status)
Bit 5
BSY (SBSY / status)
Bit 4
SE L (SSE L/ status)
Bit 3
AT N SAT N/ status)
Bit 2
MSG (SMSG/ status)
Bit 1
C/D (SC_D/ status)
Bit 0
When read, this register returns the SCSI control
line status. A bit will be set when the corresponding
SCSI control line is asserted. T hese bits are not
latched; they are a true representation of what is on
the SCSI bus at the time the register is read. T he re-
sulting read data is synchronized before being pre-
sented to the PCI bus to prevent parity errors from
being passed to the system. T his register can be
used for diagnostics testing or operation in low level
mode.
I/O (SI_O/ status)
Register 0C (8C)
DMA Status (DSTAT )
Read Only
Reading this register will clear any bits that are set
at the time the register is read, but will not neces-
sarily clear the register because additional inter-
rupts may be pending (the SYM53C810A stacks
interrupts). T he DIP bit in the IST AT register will
also be cleared. DMA interrupt conditions may be
individually masked through the DIEN register.
When performing consecutive 8-bit reads of the
DST AT , SIST 0 and SIST 1 registers (in any or-
der), insert a delay equivalent to 12 CLK periods
between the reads to ensure that the interrupts clear
properly. See Chapter 2, “Functional Description,”
for more information on interrupts.
Bit 7
DFE (DMA FIFO empty)
T his status bit is set when the DMA FIFO is
empty. It may be used to determine if any data
resides in the FIFO when an error occurs and
an interrupt is generated. T his bit is a pure sta-
tus bit and will not cause an interrupt.
Bit 6
MDPE (Master Data Parity E rror)
T his bit is set when the SYM53C810A as a
master detects a data parity error, or a target
device signals a parity error during a data
phase. T his bit is completely disabled by the
Master Parity Error Enable bit (bit 3 of
CT EST 4).
Bit 5
BF (Bus fault)
T his bit is set when a PCI bus fault condition
is detected. A PCI bus fault can only occur
when the SYM53C810A is bus master. A PCI
bus fault occurs when a cycle ends with a Bad
Address or Target Abort Condition.
REQ
7
Default>>>
X
ACK
6
BSY
5
SEL
4
ATN
3
MSG
2
C/D
1
I/O
0
X
X
X
X
X
X
X
DFE
7
MDPE
6
BF
5
ABRT
4
SSI
3
SIR
2
RES
1
IID
0
Default>>>
1
0
0
0
0
0
X
0
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