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參數(shù)資料
| 型號： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 93/281頁 |
| 文件大?。?/td> | 1309K |
| 代理商： | S1C38000B0A0100 |
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17 DMA CONTROLLER
168
EPSON
S1C38000 TECHNICAL MANUAL
bits 4–3
Transfer Size Bits [1:0]
00
8-bit data
01
16-bit data
10
32-bit data
11
Reserved
bit 2
Interrupt Enable
0
No interrupt occurs
1
Interrupt occurs after the last DMA transfer is done
bit 1
Transfer End Status
This bit will be set when the last DMA transfer is done. This bit is cleared by writing a 0
to it. This bit is a source flag for interrupt.
bit 0
DMA Enable
0
DMA channel 2 is disabled
1
DMA channel 2 is enabled
Note: DMA must not be disabled before a transfer is complete (bit 1 = 1).
bits 31–0
Source Address for DMA Channel 3
This is a 32-bit address register for both read and write operation. This register should
be programmed so that the address boundary corresponds correctly with the data
transfer size. For example, for 32-bit transfer, bits 1 and 0 of this register should be
programmed to be 0’s. This register is updated during each transfer cycle by the
specified data transfer size and source address mode.
bits 31–0
Source Address for DMA Channel 3
This is a 32-bit address register for both read and write operation. This register should
be programmed so that the address boundary corresponds correctly with the data
transfer size. For example, for 32-bit transfer, bits 1 and 0 of this register should be
programmed to be 0’s. This register is updated during each transfer cycle by the
specified data transfer size and destination address mode.
bits 23–0
Transfer Count for DMA Channel 3 Bits [23:0]
This register specifies the number of transfers for the DMA operation and is updated
(decremented) after each transfer. A 0 in this register specifies the maximum transfer
count which is 224 = 16777216.
Channel 3 Source Address Register
DMA[30h]
Default = xxxx xxxxh
Read/Write
Ch3 Source Address
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Ch3 Source Address
15
14
13
12
11
10
9876543210
Channel 3 Destination Address Register
DMA[34h]
Default = xxxx xxxxh
Read/Write
Ch3 Destination Address
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Ch3 Destination Address
15
14
13
12
11
10
9876543210
Channel 3 Transfer Count Register
DMA[38h]
Default = xxxx xxxxh
Read/Write
n/a
Ch3 Transfer Count
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Ch3 Transfer Count
15
14
13
12
11
10
9876543210
相關PDF資料 |
PDF描述 |
|---|---|
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| S1C60L05D | 4-BIT, MROM, 0.08 MHz, MICROCONTROLLER, UUC53 |
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相關代理商/技術參數(shù) |
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