參數(shù)資料
型號(hào)： S1C38000B0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, RISC MICROCONTROLLER, BGA239
封裝： CFLGA-239
文件頁(yè)數(shù)： 49/281頁(yè)
文件大?。?/td> 1309K
代理商： S1C38000B0A0100
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15 LCD CONTROLLER
128
EPSON
S1C38000 TECHNICAL MANUAL
bit 23
FPLINE Pulse Polarity
This bit selects the polarity of the horizontal sync signal. For passive panels, this bit
must be set to 1. For TFT panels, this bit is set according to the horizontal sync signal of
the panel (typically FPLINE or LP).
0
The horizontal sync signal is active low.
1
The horizontal sync signal is active high.
bits 22–16 FPLINE Pulse Width Bits [6:0]
These bits specify the width of the panel horizontal sync signal, in 1 pixel resolution.
The horizontal sync signal is typically FPLINE or LP, depending on the panel type.
FPLINE Pulse Width in number of pixels = (LCD[2Ch] bits [22:16]) + 1
Note: See Section 6.9, “Display Interface” on page 60.
bits 9–0
FPLINE Pulse Start Position Bits [9:0]
These bits specify the start position of the horizontal sync signal, in 1 pixel resolution.
Note: See Section 6.9, “Display Interface” on page 60.
bits 9–0
Vertical Total Bits [9:0]
These bits specify the LCD panel Vertical Total period, in 1 line resolution. The Vertical
Total is the sum of the Vertical Display Period and the Vertical Non-Display Period. The
maximum Vertical Total is 1024 lines.
Vertical Total in number of lines = (LCD[30h] bits [9:0]) + 1
Notes: This register must be programmed such that the following formula is valid.
VDPS + VDP < VT
See Section 6.9, “Display Interface” on page 60.
bits 9–0
Vertical Display Period Bits [9:0]
These bits specify the LCD panel Vertical Display period, in 1 line resolution. The
Vertical Display period should be less than the Vertical Total to allow for a sufficient
Vertical Non-Display period.
Vertical Display Period in number of lines = (LCD[34h] bits [9:0]) + 1
Note: See Section 6.9, “Display Interface” on page 60.
FPLINE Register
LCD[2Ch]
Default = 0000 0000h
Read/Write
n/a
FPLINE
Polarity
FPLINE Pulse Width
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
FPLINE Pulse Start Position
15
14
13
12
11
10
9876543210
Vertical Total Register
LCD[30h]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Vertical Total
15
14
13
12
11
10
9876543210
Vertical Display Period Register
LCD[34h]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Vertical Display Period
15
14
13
12
11
10
9876543210
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PDF描述
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