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參數(shù)資料
| 型號(hào)： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁(yè)數(shù)： | 19/281頁(yè) |
| 文件大?。?/td> | 1309K |
| 代理商： | S1C38000B0A0100 |
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11 POWER MANAGER
S1C38000 TECHNICAL MANUAL
EPSON
101
11.4 Power Management
The S1C38000 can be programmed to run at different speed or it can be powered down entirely by
disabling the internal clocks. There are four clocking modes: FASTEST, FAST, MEDIUM, SLOW,
and two power down modes: SLEEP and SUSPEND. See Table 11-6, “Clocking Modes and Power
Down Modes” below for details on the various clock speeds for the clocking modes.
The FASTEST clocking mode is the normal operating mode. FAST, MEDIUM, and SLOW clocking
modes are simply modes in which the BUSCLK and CPUCLK is divided down. On reset, the
S1C38000 is in the SLOW clocking mode; the BUSCLK and CPUCLK is divided down by a factor
of 8. RTCLK, USBCLK, and LCDCLK are not affected by the clocking modes. Clocking modes are
controlled by the Clock Speed Select bits, CLK[00h] bits [2:0], and can be switched dynamically.
In SLEEP mode, some internal modules are shut down, while others remain running. Two separate
BUSCLKs, BUSCLK 1 and BUSCLK 2, running at the same speed, each control their own
modules. Modules that are shut down in SLEEP mode are controlled by BUSCLK 1. The remaining
active modules are controlled by BUSCLK 2. RTCLK, USBCLK, and LCDCLK are not affected by
SLEEP mode. SDRAM, if present, will enter self-refresh mode. See Table 11-7, “BUSCLK 1 and 2
Modules” below for details on which modules are shut down or remain active during SLEEP mode.
In SUSPEND mode, all internal clocks except the RTCLK are shut down. Both PLL’s are also shut
down.
The following diagram shows the transition paths between various clocking modes and power down
modes.
Figure 11-2 Clocking Mode and Power Down Mode Transition Diagram
Wake up from SLEEP/SUSPEND mode can be triggered by any internal or external interrupt. When
waking up from SUSPEND mode, both PLL outputs will be masked for 100ms to account for the
instability in the PLL outputs. This 100ms period is timed using the 32.768 kHz input clock (3280
counts).
Table 11-6 Clocking Modes and Power Down Modes
Clocking Mode
BUSCLK 1
BUSCLK 2
CPUCLK
RTCLK
USBCLK
LCDCLK
UARTCLK
FASTEST
48 MHz
72/48 MHz
32 kHz
48 MHz
Unchanged
24 MHz
FAST
24 MHz
36/24 MHz
MEDIUM
12 MHz
18/12 MHz
SLOW (default)
6 MHz
9/6 MHz
SLEEP
DC
BUSCLK2
DC
SUSPEND
DC
Table 11-7 BUSCLK 1 and 2 Modules
BUSCLK 1
(Stopped in SLEEP Mode)
ARM720T, Memory I/F Controller, AHB Wrapper, AHB Arbiter & Decoder,
GPIO, APB Bridge, PWM, State Controller, DMA
BUSCLK 2
(Running in SLEEP Mode)
LCD Controller, Timer, Interrupt Controller, Watchdog Timer, SPI,
CompactFlash, Generic Bus, USB, UART, IrDA, RTC
SUSPEND
FAST
FASTEST
MEDIUM
SLOW
PORST#
software
(JnIRQ or JnFIQ)
software
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SLEEP
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