參數(shù)資料
型號(hào): S1C38000B0A0100
元件分類(lèi): 微控制器/微處理器
英文描述: 32-BIT, RISC MICROCONTROLLER, BGA239
封裝: CFLGA-239
文件頁(yè)數(shù): 240/281頁(yè)
文件大?。?/td> 1309K
代理商: S1C38000B0A0100
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6 A.C. CHARACTERISTICS
S1C38000 TECHNICAL MANUAL
EPSON
47
1. t1min
= (MIC[XXh] bits [2:0] + inserted wait cycles) x TMCLK
2. t1max = (MIC[XXh] bits [2:0] + 1 + inserted wait cycles) x TMCLK
3. t8min
= (MIC[XXh] bits [2:0] - 1) x TMCLK
4. t14min = (MIC[XXh] bits [2:0] + inserted wait cycles - 1) x TMCLK
5. t14max = (MIC[XXh] bits [2:0] + inserted wait cycles) x TMCLK
6. t17min = (MIC[XXh] bits [5:4]) x TMCLK + 3
7. t17max = (MIC[XXh] bits [5:4]) x TMCLK + 7
Where MIC[XXh] may be MIC[04h], MIC[08h], MIC[0Ch] or MIC[10h] depending on memory bank.
Table 6-16 SRAM/ROM/FLASH Memory/External Device Timing
Symbol
Parameter
Min
Max
Unit
fMCLK
MCLK frequency
48
MHz
TMCLK
MCLK period
1/fMCLK
ns
t1
Cycle time
note 1
note 2
ns
t2
MA[22:0] valid after rising edge of MCLK
3
13
ns
t3
MA[22:0] hold from rising edge of MCLK
3
13
ns
t4
MCS[5:4]#, MCS[1:0]# valid after rising edge of MCLK
2.5
6.5
ns
t5
MCS[5:4]#, MCS[1:0]# hold from rising edge of MCLK
2.5
6.5
ns
t6
MDQM[1:0] valid after rising edge of MCLK
2.5
7
ns
t7
MDQM[1:0] hold from rising edge of MCLK
2.5
7
ns
t8
MWAIT# start being sampled after the rising edge of the 1st MCLK when
MCS[5:4]#, MCS[1:0]# active
note 3
ns
t9
MWAIT# setup to the rising edge of MCLK
1.5
3.5
ns
t10
MWAIT# high to the rising edge of MCLK
3.5
ns
t11
MWAIT# hold from the rising edge of MCLK
0
ns
t12
MOE# valid after rising edge of MCLK
3
7.5
ns
t13
MOE# hold from rising edge of MCLK
3
7.5
ns
t14
MD[15:0] being sampled after the rising edge of the 1st MCLK when
MCS[5:4]#, MCS[1:0]# active
note 4
note 5
ns
t15
MD[15:0] setup to the rising edge of MCLK
5.5
ns
t16
MD[15:0] hold from rising edge of MCLK
0
ns
t17
MWE0# valid after the 1st falling edge of MCLK when MCS[5:4]#, MCS[1:0]#
note 6
note 7
ns
t18
MWE0# hold from the last falling edge of MCLK when MCS[5:4]#, MCS[1:0]#
active
37
ns
t19
MD[15:0] driven/valid after the 1st rising edge of MCLK when MCS[5:4]#,
MCS[1:0]# active
3
9.5
ns
t20
MD[15:0] tri-state/hold from the 2nd rising edge of MCLK when MWE0#
becomes inactive
2.5
9.5
ns
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PDF描述
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