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參數(shù)資料
| 型號： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 30/281頁 |
| 文件大?。?/td> | 1309K |
| 代理商： | S1C38000B0A0100 |
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14 MEMORY INTERFACE CONTROLLER
S1C38000 TECHNICAL MANUAL
EPSON
111
14 Memory Interface Controller
14.1 Overview
The Memory Interface Controller (MIC) provides memory access to external memory devices. Two
types of memory devices are supported: static and dynamic memory devices. Static memory devices
include ROM, Flash memory, and SRAM. Only SDRAM is supported for dynamic memory devices.
Only 16-bit memory devices are supported.
A maximum of four banks of static memory (device 0 to 3) are allowed, with a total not exceeding
128M bytes. Each memory bank is selected via a memory chip select MCS[1:0]#, and MCS[5:4]#.
Devices 2 and 3 share the chip select pins MCS[5:4]# with dynamic memory devices 4 and 5.
All static memory devices can be programmed to have 2 to 8 AHB clock access cycle lengths. For
Flash memory, write data size must match Flash memory I/F data width. The SRAM interface also
supports an external active low wait signal, which is useful to interface to an external memory
ASIC.
A maximum of two banks (devices 4 and 5) of SDRAM is allowed, with a total not exceeding 128M
bytes. All memory banks are software configurable.
To reduce pin count, the memory address bus and data bus are shared between the MIC and the
CompactFlash / Generic Bus I/F.
14.2 Register Descriptions
The default base address for the MIC registers is F8000100h. All non-reserved register bits default
to 0 unless specified otherwise.
bit 31
SDRAM Init
Writing a 1 to this bit starts the SDRAM initialization. This bit resets to 0 after the
initialization sequences have completed.
bit 30
SDRAM Self Refresh Enable
Writing a 0 wakes up SDRAM from self refresh mode.
Writing a 1 to this bit initiates SDRAM self refresh mode. The MCLKEN pin is driven
low. Any external or internal interrupt can wake up SDRAM and reset this bit to 0.
bits 29–27 SDRAM Burst Length Bits [2:0]
These bits must be set to 111b.
bits 26–24 SDRAM CAS Latency Bits [2:0]
001
SDRAM CAS latency is 1.
010
SDRAM CAS latency is 2.
011
SDRAM CAS latency is 3.
Other Reserved
SDRAM Initialization Register
MEM[00h]
Default = 3B1F 0000h
Read/Write
SDRAM
Init
SDRAM
Self
Refresh
Enable
SDRAM Burst Length
SDRAM CAS Latency
SDRAM
RAS# to
CAS#
Delay
SDRAM
Pre-
Charge
Timing
SDRAM Refresh Timing
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
MCS5#
Function
Select
MCS4#
Function
Select
reserved
n/a
15
14
13
12
11
10
9876543210
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PDF描述 |
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