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參數(shù)資料
| 型號： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 22/281頁 |
| 文件大?。?/td> | 1309K |
| 代理商： | S1C38000B0A0100 |
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12 WATCHDOG TIMER
104
EPSON
S1C38000 TECHNICAL MANUAL
12 Watchdog Timer
12.1 Overview
The Watchdog Timer (WDT) contains a 16-bit down counter which counts from a programmable
load value to zero. When the counter reaches zero, an interrupt request or reset request is generated,
depending on the Watchdog Timer Action setting. The counter will rewrap to FFFFh after it reaches
zero. The counter can be stopped by setting the Timer Enable bit to 0. To avoid the generation of an
interrupt, software may periodically reload the counter with the count value. The count value is
readable by software anytime; it is set to FFFFh by a hardware reset or by setting the Timer Enable
bit to 0.
The clock source for the WDT is the 32.768 kHz clock. The WDT provides prescale divisor selects
for the input clock to control the timer range.
12.2 Register Descriptions
The default base address for the WDT registers is F8000020h. All non-reserved register bits default
to 0 unless specified otherwise.
bits 15–0
Timer Load Value Bits [15:0]
Counter load value.
bits 15–0
Current Timer Count Bits [15:0]
Read-only current count value.
bits 15–8
reserved
These bits are reserved and must be written A5h.
bit 6
Watchdog Timer Status (Read Only)
0Timer count is not zero.
1Timer count reaches zero.
When the timer count reaches zero, this bit is automatically set to 1. This bit can be
cleared to 0 by re-setting the timer by writing a 0 and then writing a 1 to the Watchdog
Timer Enable bit, bit 5.
Watchdog Timer Load Register
WDT[00h]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Timer Load Value
15
14
13
12
11
10
9876543210
Watchdog Timer Count Register
WDT[04h]
Default = 0000 FFFFh
Read Only
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Current Timer Count
15
14
13
12
11
10
9876543210
Watchdog Timer Control Register
WDT[08h]
Default = 0000 A500h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
reserved must = A5h
n/a
Watchdog
Timer
Status
(RO)
Watchdog
Timer
Enable
Watchdog
Timer
Action
n/a
Prescale Divisor
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
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