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參數(shù)資料
| 型號： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 31/281頁 |
| 文件大?。?/td> | 1309K |
| 代理商： | S1C38000B0A0100 |
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14 MEMORY INTERFACE CONTROLLER
112
EPSON
S1C38000 TECHNICAL MANUAL
bit 20
SDRAM RAS# to CAS# Delay
0
SDRAM RAS# to CAS# time = 1 MCLK
1
SDRAM RAS# to CAS# time = 2 MCLK
i.e. An NOP is inserted between ACTIVE and READ/WRITE command.
bit 19
SDRAM Pre-Charge Timing
SDRAM Precharge time = (MEM[00h] bit 19 + 1) MCLK.
bits 18–16 SDRAM Refresh Timing Bits [2:0]
SDRAM Refresh time = (MEM[00h] bits [18:16] + 1) MCLK.
bit 9
MCS5# Function Select
0
SRAM timing/functionality (Device 3) is selected for the MCS5# select pin.
1
SDRAM timing/functionality (Device 5) is selected for the MCS5# select pin.
bit 8
MCS4# Function Select
0
SRAM timing/functionality (Device 2) is selected for the MCS4# select pin.
1
SDRAM timing/functionality (Device 4) is selected for the MCS4# select pin.
bit 7
reserved
This bit is reserved and must be set to 0.
The following are device specific registers - MIC supports six devices, of which four
devices may be enabled. Devices 0 and 1 are Flash memory, ROM or SRAM type. Chip
selects MCS[1:0]# are always designated for Devices 1 and 0, while either Devices 3 and
2, or Devices 5 and 4 are assigned to chip selects MCS[5:4]#.
bits 22–16 Device 0 Memory Segment End Bits [6:0]
These bits specify device 0 end address in 1M byte units.
These bits default to “00h”.
bits 14–8
Device 0 Memory Segment Start Bits [6:0]
These bits specify device 0 start address in 1M byte units.
These bits default to “00h”.
bit 7
Device 0 Disable
This bit defaults to 0.
0
Enable device 0 read/write access.
1
Disable device 0 read/write access.
bit 6
reserved
This bit is reserved and must be set to 0.
bits 5–4
Device 0 Memory Write Start Bits [1:0]
Device 0 memory write pulse asserted = (MEM[04h] bits [5:4] + 1/2) MCLK. The write
pulse is de-asserted at (MEM[04h] bits [2:0] + 1/2) MCLK.
bits 2–0
Device 0 Memory Cycle Bits [2:0]
Device 0 memory access cycle = (MEM[04h] bits [2:0] + 1) MCLK. The minimum
value for these bits is 001. The value 000 is an invalid setting for these bits.
Device 0 Configuration Register
MEM[04h]
Default = 0000 0007h
Read/Write
n/a
Device 0 Memory Segment End
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Device 0 Memory Segment Start
Device 0
Disable
reserved
Device 0 Memory
Write Start
n/a
Device 0 Memory Cycle
15
14
13
12
11
10
9876543210
相關(guān)PDF資料 |
PDF描述 |
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