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參數(shù)資料
| 型號： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 39/281頁 |
| 文件大?。?/td> | 1309K |
| 代理商： | S1C38000B0A0100 |
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15 LCD CONTROLLER
S1C38000 TECHNICAL MANUAL
EPSON
119
15.4 LCDC Clocks
15.4.1 Clock Descriptions
BCLK
BCLK is the Bus Clock from the AHB bus interface.
LCDMCLK
LCDMCLK provides the internal clock required to access the embedded SRAM. The LCD
Controller is designed with efficient power saving control for clocks (clocks are turned off when not
used); reducing the frequency of LCDMCLK does not necessarily save more power. Furthermore,
reducing the LCDMCLK frequency relative to the BCLK frequency increases the CPU cycle
latency and so reduces screen update performance. For a balance of power saving and performance,
the LCDMCLK should be configured to have a high enough frequency setting to provide sufficient
screen refresh as well as acceptable CPU cycle latency.
The source clock options for LCDMCLK may be selected as in the following table.
PCLK
PCLK is the internal clock used to control the LCD panel. PCLK should be chosen to match the
optimum frame rate of the LCD panel. See Section 15.7, “Frame Rate Calculation” on page 139 for
details on the relationship between PCLK and frame rate.
Some flexibility is possible in the selection of PCLK. Firstly, LCD panels typically have a range of
permissible frame rates. Secondly, it may be possible to choose a higher PCLK frequency and tailor
the horizontal and vertical non-display periods to lower the frame-rate to its optimal value.
The source clock options for PCLK may be selected as in the following table.
Table 15-1 LCDMCLK Clock Selection
Source Clock Options
LCDMCLK Selection
BCLK
LCD[04h] bits [5:4] = 00
BCLK
÷ 2
LCD[04h] bits [5:4] = 01
BCLK
÷ 3
LCD[04h] bits [5:4] = 10
BCLK
÷ 4
LCD[04h] bits [5:4] = 11
Table 15-2 PCLK Clock Selection
Source Clock Options
PCLK Selection
LCDMCLK
LCD[08h] = 00h
LCDMCLK
÷ 2
LCD[08h] = 10h
LCDMCLK
÷ 3
LCD[08h] = 20h
LCDMCLK
÷ 4
LCD[08h] = 30h
LCDMCLK
÷ 8
LCD[08h] = 40h
BCLK
LCD[08h] = 01h or 02h
BCLK
÷ 2
LCD[08h] = 11h or 12h
BCLK
÷ 3
LCD[08h] = 21h or 22h
BCLK
÷ 4
LCD[08h] = 31h or 32h
BCLK
÷ 8
LCD[08h] = 41h or 42h
LCDCLK
LCD[08h] = 03h
LCDCLK
÷ 2
LCD[08h] = 13h
LCDCLK
÷ 3
LCD[08h] = 23h
LCDCLK
÷ 4
LCD[08h] = 33h
LCDCLK
÷ 8
LCD[08h] = 43h
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