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參數(shù)資料
| 型號(hào)： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 119/281頁 |
| 文件大?。?/td> | 1309K |
| 代理商： | S1C38000B0A0100 |
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21 IRDA
S1C38000 TECHNICAL MANUAL
EPSON
191
bit 15
Next IRQ Available
When this bit reads 1, there is an interrupt pending. This is valid only when the device is
in continuous packet reception mode (IRDA[1Ch] WO bit 11 is set to 1). When this bit
reads 0, no interrupts are pending.
bit 14
Status FIFO Overrun Error
When this bit reads 1, a status FIFO overrun error has occurred. This error happens
when the device is in continuous packet reception mode (IRDA[1Ch] WO bit 11 is set to
1) and interrupts are not processed fast enough to keep space in the status FIFO for new
interrupts. When this bit reads 0, no status FIFO overrun error has occurred.
bits 13–11 reserved
These bits are reserved and always read 0.
bit 10
reserved
This bit is reserved and always reads 1.
bit 9
Carrier Latch
When this bit reads 1, Carrier is detected on the IRRXD pin between the time of setting
the Carrier Latch Reset bit (IRDA[00h] WO bit 1) and the time it is read. When this bit
reads 0, Carrier is not detected on the IRRXD pin.
bit 8
reserved
This bit is reserved and always reads 0.
bit 7
Receive Data Available
When this bit reads 1, valid data is available in the receive FIFO. The number of bytes
can be found by reading IRDA[08h], IrDA Actual Tx/Rx Data Length Register. An even
number indicates 16-bit valid data, and an odd number indicates valid lower 8-bits in the
last word. When this bit reads 0, there is no valid data in the receive FIFO.
bit 6
Receive Overrun Error
When this bit reads 1, a Receive Overrun error has occurred and the receive FIFO is
Flushed. Bit 7, above, is reset to 0. This error occurs when the receive data FIFO is not
emptied fast enough to keep space available for the demodulator to write to this FIFO.
When this bit reads 0, no Receive Overrun error has occurred.
This bit will be set to 1 if the IrDA Receive Data is not read within 30 microseconds
after the End of Frame is received.
bit 5
Receive Framing Error
When this bit reads 1, a Receive Framing or CRC error has occurred. This error occurs
when the bits in a frame make an illegal encoding, or the CRC check failed on the
received data. When this bit reads 0, no Receive Framing or CRC error has occurred.
bit 4
Receive End of Frame
When this bit reads 1, Receive End of Frame has ended. The complete frame has been
received with all the start and stop flags. When this bit reads 0, Receive End of Frame
did not end.
IrDA Transmit and Receive Status Register
IRDA[00h]
Default = 0000 0400h
Read Only
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Next IRQ
Available
Status
FIFO
Overrun
Error
reserved
Carrier
Latch
reserved
Receive
Available
Receive
Overrun
Error
Receive
Framing
Error
Receive
End of
Frame
Transmit
Data
Writable
Transmit
Underrun
Error
Carrier
Sense
Transmit
End of
Frame
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
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