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參數(shù)資料
| 型號(hào)： | S1C38000B0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, BGA239 |
| 封裝： | CFLGA-239 |
| 文件頁數(shù)： | 117/281頁 |
| 文件大小： | 1309K |
| 代理商： | S1C38000B0A0100 |
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21 IRDA
S1C38000 TECHNICAL MANUAL
EPSON
189
21 IrDA
21.1 Overview
The Infrared Interface (IrDA) implements the IrDA version 1.1 standard. It covers Slow Infrared
(SIR) Encoder/Decoder from 9.6 Kbps to 115.2 Kbps, and Fast Infrared (FIR) Encoder/Decoder at a
fixed bit rate of 4.0 Mbps. Medium Infrared (MIR) Encoder/Decoder is not supported. The IrDA
module will interface to a 3-pin type IrDA PHY interface consisting of the transmit data signal,
receive data signal, and a shutdown signal for IrDA PHY. These transmit and receive data signals
are shared with the UART2 interface. DMA transfer for both SIR and FIR is supported. The FIR
module uses a fixed 48 MHz clock for both transmit and receive operations.
Note: The S1C38 peripheral block has some control bits for FIR data transfer and this manual contains
their descriptions, note, however that the S1C38000 does not support both MIR and FIR data
transfers. Be aware that FIR operations are not guaranteed in the S1C38000.
21.2 Register Descriptions
The default base address for the IrDA registers is F8000500h. All non-reserved register bits default
to 0 unless specified otherwise. All registers are defined as 16-bit registers on 32-bit boundaries,
however, either 8 or 16-bit access is allowed, except for the IrDA Data Transmit/Receive Registers,
IRDA[0Ch].
bit 15
reserved
This bit is reserved and must be set to 1.
bit 14
reserved
This bit is reserved and must be set to 0.
bit 13
Transmit DMA Mode
When this bit is written 0, the transmitter does not use the DMA logic. The host polls the
Transmit Data Writable status bit (bit 3 read of this register) to check if transmit data can
be written. The data to transmit is written to the Transmit Data register, IRDA[0Ch].
When this bit is written 1, the device uses DMA to transmit data and indicates the
transmit buffer EMPTY by asserting DREQ.
bit 12
DMA Burst Mode
When this bit is written 0, the device operates in single mode DMA. DREQ is
deasserted for every DMA Acknowledge from the host. The DMA handshaking takes
place for every single DMA transaction. When this bit is written 1, the device operates
in burst mode DMA. DREQ remains asserted as long as the transmit FIFO is not full
and the receive FIFO is not empty.
bit 11
CRC Initial Value
When this bit is written 0, the initial value of the CRC is set to all zeros. When this bit is
written 1, the initial value of the CRC is set to all ones. This bit must be set to 1 for
correct CRC calculation.
IrDA Mode Register
IRDA[00h]
Write Only
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
reserved
Transmit
DMA
Mode
DMA
Burst
Mode
CRC
Initial
Value
reserved
Receive
Interrupt
End
Interrupt
Enable
Transmit
Reset
Receive
Reset
Timer
Reset
System
Reset
Carrier
Latch
Reset
Tx/Rx
Data
Length
Counter
Select
15
14
13
12
11
10
9876543210
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