參數(shù)資料
型號(hào)： S1C38000B0A0100
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, RISC MICROCONTROLLER, BGA239
封裝： CFLGA-239
文件頁(yè)數(shù)： 58/281頁(yè)
文件大小： 1309K
代理商： S1C38000B0A0100
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15 LCD CONTROLLER
136
EPSON
S1C38000 TECHNICAL MANUAL
bits 7–4
PWM Clock Divide Select Bits [3:0]
The value of these bits represents the power of 2 by which the selected PWM clock
source is divided.
Note: This divided clock is further divided by 256 before it is output at PWMOUT2.
bit 3
PWM Clock Force High
0
The PWMOUT2 pin function is controlled by the PWM Clock enable bit.
1
The PWMOUT2 pin is forced to high.
bit 1
PWMCLK/CVCLK Source Select
0
The clock source for PWMCLK/CVCLK is the APB bus clock.
1
The clock source for PWMCLK/CVCLK is LCDCLK.
Note: For further information on the PWMCLK source select, see Section 15.4.3, “LCDC Clock
Selection” on page 120.
bit 0
PWM Clock Enable
0
PWMOUT2 output acts as a general purpose output pin controllable by bit 3,
PWM Clock Force High.
1
The PWM Clock circuitry is enabled.
Note: The PWM Clock circuitry is disabled when Power Save Mode is enabled.
bits 7–0
PWMOUT2 Duty Cycle Bits [7:0]
This register determines the duty cycle of the PWMOUT2 output.
Brightness (PWM) Configuration Register
LCD[70h]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
PWM Clock Divide Select
PWM
Clock
Force
High
n/a
PWMCLK/
CVCLK
Source
Select
PWM
Clock
Enable
15
14
13
12
11
10
98765432
1
0
Table 15-18 PWM Clock Divide Select Options
PWM Clock Divide Select Bits [3:0]
PWM Clock Divide Amount
0h
1
1h
2
2h
4
3h
8
...
Ch
4096
Dh–Fh
Reserved
Brightness (PWM) Duty Cycle Register
LCD[74h]
Default = 0000 0000h
Read/Write
n/a
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
PWMOUT2 Duty Cycle
15
14
13
12
11
10
98765432
1
0
Table 15-19 PWMOUT2 Duty Cycle Select Options
PWMOUT2 Duty Cycle Bits [7:0]
PWMOUT2 Duty Cycle
00h
Always Low
01h
High for 1 out of 256 clock periods
02h
High for 2 out of 256 clock periods
...
FFh
High for 255 out of 256 clock periods
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